【FPGA学习笔记】VHDL深入：含高阻态的电路设计，资源优化，速度优化，仿真延时

一、含高阻态的电路设计

1、三态门设计


2、双向端口的设计



3、三态总线设计电路

二、资源优化

分为资源共享、逻辑优化、串行化。

1、资源共享。


2、逻辑优化
可以用constant 的尽量使用constant。
3、串行化
eg：

可以先计算每一个乘法，最后再加起来。

三、速度优化

尽量采取流水线设计、关键路径法。

1、流水线设计

2、关键路径

四、仿真延时

1、固有延时

B <= A AFTER 20 NS;

2、传输延时

B <= TRANSPORT A  AFTER 20 NS;