亚稳态的理解与沿数据采集正确性的理解

原创 已于 2024-12-05 15:32:17 修改 · 222 阅读 · 4 ·
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#fpga开发

于 2024-12-04 19:24:42 首次发布

沿数据采集的理解：

重点参考文献：【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析_vivado静态时序分析时钟数据对齐-优快云博客
如何利用FPGA进行时序分析设计 - 矮油~ - 博客园
 

我的理解总结：

重点：之前的不理解主要是没有考虑到FF1输出的信号有Tco、Tpd延迟，传输到FF2的输入端，就满足了Tsu和Thd的时序要求了。

亚稳态：

重要参考文献：

FPGA学习-亚稳态产生原理及解决方法_亚稳态产生的原因及消除方法-优快云博客

FPGA-亚稳态_verilog 什么时候需要打2拍,去除亚稳态-优快云博客

亚稳态Metastability和“打两拍” - NEWICER - 博客园

如何理解FPGA设计中的打拍(寄存)和亚稳态-电子发烧友网

加油站| 单比特信号跨时钟域问题详解（大疆FPGA逻辑岗A卷）

我的总结：

重点参考这篇文章：

https://zhuanlan.zhihu.com/p/425156276

xinming0705
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61、数字电路中的双稳态元件、锁存器与触发器详解
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本文详细探讨了数字电路中的双稳态元件、锁存器与触发器的工作原理与特性。文章分析了双稳态元件的稳定与亚稳态行为，并通过类比和实例解释了亚稳态的不稳定性及其对电路的影响。同时，介绍了多种锁存器和触发器的设计与功能，包括S-R锁存器、D锁存器以及正边沿触发D触发器，并讨论了它们在不同场景下的应用。文章还深入分析了亚稳态的成因、危害及避免方法，为设计稳定可靠的数字系统提供了理论依据和实践建议。最后，通过实际应用案例展示了锁存器和触发器在数据采集和控制系统中的重要作用，并展望了未来技术的发展方向。
FPGA基础知识极简教程（7）详解亚稳态与跨时钟域传输
Reborn Lee
06-16 5528
这篇文章主要是对过去对于亚稳态以及跨时钟域传输问题的一次总结，作为这个系列博文的一次梳理吧。 注：微信公众号也会更新，欢迎大家关注，我有了新文章会通过微信公众号推送通知大家，让你有选择的看到我的最新动态。
浅析亚稳态现象
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欢迎大家关注微信公众号“微电子之路”，后续会继续更新关于数字IC的学习记录。 1. 建立时间与保持时间 在谈亚稳态之前，先来复习一下建立时间和保持时间的概念。 对于数字系统而言，建立时间（setup time，Tsu）和保持时间（hold time，Th）是数字电路时序的基础。数字电路系统的稳定性，基本取决于时序是否满足建立时间和保持时间。 建立时间就是时钟触发事件来临之前，数据需要保持稳定的最小时间...
【 FPGA 】稳态与亚稳态小结
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目录 背景介绍？ 什么是亚稳态？ 分析亚稳态的来源及如何解决？ 参考文献？ 背景介绍？ 产生电路误操作的原因主要有：竞争与冒险（产生毛刺、非预期的值），建立时间和保持时间违规（亚稳态等）等。 关于竞争和险象（冒险）的博文已经写了很多： 组合逻辑中的竞争与险象问题（一） 组合逻辑中的竞争与险象问题（二） 组合逻辑中的竞争与险象问题（三） 组合逻辑中的竞争与险象问题（四） 组合...
亚稳态总结笔记
qq_38318540的博客
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亚稳态总结笔记 本文是查看过几篇博主写的相关内容后进行一个简单的总结，中间会给出相关链接。 一、亚稳态定义（百科） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 二、亚稳态产生的原因以下部分内容来自该篇文章 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th
【数字IC基础】从触发器到亚稳态
Tranquil_ovo的博客
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从触发器的基本结构到建立时间和保持时间以及亚稳态问题的引入
亚稳态及跨时钟域问题
qq_34326957的博客
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FPGA学习（三）产生亚稳态的场合以及消除方法
qq_45191342的博客
04-13 3715
1、亚稳态的定义 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 亚稳态产生的原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产...
FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题
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亚稳态是指触发器无法在特定时间内达到已知状态。当触发器进入亚稳状态时，您既无法预测元件的输出电压电平，也无法预测输出何时将稳定至正确的电压电平。在此稳定时间内，触发器的输出处于某个中间电压电平，或者可能振荡，并且可以级联无效的输出电平，以使触发器在信号路径的更下方。
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1竞争冒险 竞争冒险存在组合电路中，以下图为例，对于图a中的与门，初始时刻A是高电平，B是低电平，输出Y是低电平。在某一个时刻B先开始跳变，并且达到了与门的VIL(max)，此时B被视为高电平，A在某一个时刻（稍微迟于B）也开始跳变，此时还没有达到VIL(max)，因此依然被视为高电平，此时Y输出为高电平，因此产生了尖峰脉冲。该尖峰脉冲是系统内部的一种噪声。 将这种两个逻辑信号同向相反的逻辑电平跳变的现象称为竞争。（竞争一定要在同一个门的输入有两个信号，并且这两个信号是朝着相反的方向跳变） 但是两个信号的竞
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