xindongpai的博客

项目说明：用fpga做一个时钟，具体功能：能够通过按键自行设置时间，设置闹钟，整点报时，闹钟亮灯。并能显示在六段数码管上【设置时间显示设置的时间、设置闹钟时显示闹钟时间、其他状态显示实时时间】此项目分为三个模块：按键消抖模块、数码管驱动模块、时钟控制模块顶层module top ( input clk , input rst_n , input [2:0] key , output [5:0]

状态机讲解字母字子母状态机。售货机、闹钟实验

系列开发大框架

系列开发大框架

fpga hls

Avalon协议

需要知道的：C语言指针linux内核镜像制作流程，关于FPGA的链接：https://pan.baidu.com/s/1vf_o8GGXmONiqh4GzBoj-w提取码：rveb进程地址空间ARM交叉编译工具链分类说明

SOC开发入门

soc入门 网络层

全连接神经网络&卷积神经网络

linux 虚拟机

C语言基础 结构体 指针 文件

C语言基础及提示

仿真条件等待

时间记录

标为状态机转移图`include "param.v"module sdram_interface( input clk , input rst_n , //控制模块接口 input write , input [15:0] wr_data , input read , input [23:0]

iic spi sdram接口设计框图

SDRAM操作还是蛮复杂，理解后在总结

使用 FIR 滤波器 IP 核实现低通滤波器， 并用 NCO 产生混频信号测试滤波器功能

SDRAM守则阅读

flash读写 控制器

flash

spi

本质上计时一个滤波器module text3 ( input clk , input rst_n , input signed [7:0] data_in , output signed [26:0] data_out ); //信号定义 reg signed [13:0] coe_mem[11:0] .

奇校验 偶校验

时序分析逻辑

uart 单端发送uart 单端接收uart 通信uart加上fifo然后通信uart加奇偶校验

同步打拍延时

听了一天，一句没听进去。。。把上课讲的两个作业弄上来，也不晓得对不对，后面慢慢学。功能文件module exam( input clk , input rst_n , input [7:0] din , output [7:0] dout , output dout_vld); localparam IDLE = 6'b00_0001

注意双向口设计方式，双向口用两个assign语句，三个端口。特别注意

关于IP调用看数据守则，会用就行。但到一定阶段需要理解原理用Verilog写所有ip关于控制器需要控制逻辑【标志信号的转换控制】，需要理解每个状态转换条件，在控制过程中有两大方式。计数器原理和状态机原理。今日任务：手写ram、同步FIFO，异步FIFO[注意跨时钟域的寄存]。异步FIFO用处多，特别是跨时钟域地方。...

IP介绍ROM、RAM配置过程for循环 random产生随机数，位数取决于wr_addr的位宽。不加{}有符号。{$random}产生的非负数。repeat(number)begin end循环的次数 可以和initial嵌套 always initial 两者是不能嵌套的...

tcl脚本pin文件 .tcl注意项目中的引脚名字与.tcl文件名字要一致*set_global_assignment -name FAMILY “Cyclone IV E”set_global_assignment -name RESERVE_ALL_UNUSED_PINS_WEAK_PULLUP “AS INPUT TRI-STATED”set_global_assignment -name STRATIX_DEVICE_IO_STANDARD “3.3-V LVTTL”set_globa

时序分析 资源分析 硬件设计需要考虑资源 养成习惯

fpga