DC的陋室

实验室做FPGA开发时经常用到Verilog，代码规范成为一个问题，于是乎写了一个Perl脚本对代码进行规范化，主要是进行自动缩进和对齐。代码如下，初学Perl，请读者赐教：###################################################### 代码缩进对齐脚本# 功能：对Verilog代码进行自动缩进和对齐处理，# 该版本目前还没有对case语句进行

开发Android时，每添加一个Activity，都需要新建一个Layout文件和一个Java文件，还不能忘记在Manifest中注册，然后在Java文件中使用findViewById找到控件，才能开始写逻辑代码，如果是按钮，需要添加OnClickListener。        于是写了一个简单的perl脚本，根据Layout文件，生成对应的Java文件，代码如下，读者可以修改实现更加完善的功能

实验室在仿真以太网相关Verilog代码的时候，有时候需要产生一定以太网帧数据供TestBench使用，手动编写64字节-1518字节的不同的以太网数据十分麻烦。参考上板调试时候使用思博伦TeseCenter网络测试仪的思想，我们可以使用Perl脚本批量生成需要的数据，参考代码如下：##########################################################