
FPGA学习历程
文章平均质量分 71
永恒pre
这个作者很懒,什么都没留下…
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IEEE754规范: 四, 非规格数, ±infinity, NaN
IEEE754规范 规格数、非规格数、无穷、NAN转载 2023-07-13 23:11:27 · 2807 阅读 · 2 评论 -
为Quartus工程生成rbf文件的方法
为Quartus工程生成rbf文件的方法原创 2022-08-15 10:12:49 · 1656 阅读 · 0 评论 -
以太网简介及ARP协议
1.深海海啸浮标是通过测量出非常精确的海底水压力达到探测海啸的目的。水下单元,超稳定的、高精确度、高分辨率的压力传感器,一个控制处理器,一个数据记录器,一套声通信压力传感器如-...原创 2022-05-05 22:08:52 · 2023 阅读 · 0 评论 -
PHY与MAC接口介绍及RGMII时序分析
除此之外,还有MII RMII SMII GMII接口百兆网:MII和RMII更节省接口的串行接口:SMIIGMII接口为10M和100M时,数据位宽只用到4位,所以时钟频率为2.5M和25M下面TXC时钟线方向反了RGMII只有1000M时是上下沿均采样上图中与GMII接口相比,RXDV和RXER信号合并为RXCTL TX同下面,RGMII接口RXCTL和TXCTL也是上升沿和下降沿采样,上升沿采的是类似GMII的DV,下降沿采的是类似GMII的DV和ER异或值,因为GM.原创 2022-05-05 22:07:02 · 11331 阅读 · 1 评论 -
以太网UDP数据协议
1.TCP面向连接,只A发给B数据包是有顺序传输可靠:发送前三次握手,发送数据后B会给A回复,否则A重复发送传输效率低:因为握手、回复等占用资源多:因为握手、回复等,逻辑、程序必然复杂适合:数据量不是特别大,可靠性要求高UDP传输不可靠:相对于TCP来讲,其实网络畅通是UDP可靠性也不错适合:数据量大,实时性要求高TCP与UDP:TCP更适合使用嵌入式C语言编程,Verilog硬件描述会很复杂UDP:比较适合verilog来编写其实TCP与UDP使用均非常广......原创 2022-05-05 22:04:40 · 1482 阅读 · 0 评论 -
FIR与IIR滤波器
H(z)有分母的就是IIR,因为有自环,递归型,一个冲激响应会一直在系统里循环;H(z)没有分母的就是FIR,因为没有自环,非递归型,一个冲激响应不会在系统里一直循环。通过H(Z)也可简单判断。一般FIR滤波器的系统函数无分母,IIR滤波器的系统函数存在分母。也就是说FIR滤波器不存在极点,而IIR滤波器需要设计极点来使系统稳定。从应用上看,FIR具有线性相位,一般用在对相位要求很高的地方,比如图像处理;而IIR一般是非线性相位,所以图像处理和数据传输等对相位敏感的必须用FIR。语音信号则可以用...原创 2022-04-26 10:10:08 · 11732 阅读 · 0 评论 -
modelsim仿真库
库:工作库和资源库,工作库即自己编写的.v和tb文件,资源库存放着可以被编译操作调用的已经编译过的设计单元,如一些altera函数等modelsim编译库:因为modelsim单独仿真时需要调用一些altera或者xilinx已经编译好的设计单元也就是库文件内的内容,所以需要首先将这些库链接到modelsim内,方便调用。这些库文件也就是仿真时候的资源库。modelsim需要时,通过modelsim.ini内的路径查找modelsim路径下的库,以altera为例,路径对应的库已经通过映射获取了qua原创 2022-04-18 14:38:05 · 2321 阅读 · 0 评论 -
FPGA亚稳态
1.对于1bit信号一般用两级寄存器打两拍即可,因为一级寄存器取进来有可能clk上升沿刚好数据变化时,不满足取样的建立时间及保持时间,所以为非零非一的不确定状态,其后稳定为0或者1不能确定,影响后级。所以打两拍延时,避开这里,当然如果时钟频率特别高,可以打三拍,一般打两拍即可。图1 亚稳态图2 打两拍2.对于多比特信号对于多比特总线数据的跨时钟域处理,能否也使用“打两拍”的方法呢?答案见下图,虽然REG B2的输出是稳定的,稳定在哪一个电平是不确定的,不过会在当前时钟或者下一个时钟输出正确原创 2022-04-16 10:25:52 · 1337 阅读 · 0 评论 -
FPGA-锁存器latch理解
锁存器latch,由电平触发,非同步控制。在使能信号有效时latch相当于通路,在使能信号无效时latch保持输出状态。如allways(a),a就是使能信号。1、latch与lut查找表均属于组合逻辑与时钟无关。1)LUT可以理解为RAM。它把数据事先写入RAM后, 每当输入一个信号就等于输入一个地址进行查表,找出地址对应的内容,然后输出。2)DFF就是D类触发器。它是边沿触发的,归为时序逻辑。3)reg就是由DFF组成的。一个8位的寄存器,就是用了8个同步的D触发器。2、always ()或原创 2022-04-09 18:08:12 · 3013 阅读 · 0 评论 -
FPGA及verilog注意事项-2022.3.25
1.首先记住,verilog中有符号数的运算全都是补码的方式。数据的存储也以常量如1默认为有符号数。而1‘b1为无符号数。2.只有当右值全为signed,计算才会按signed完成;否则,右值又要存在unsigned数,就按unsigned处理;3.不论是对signed还是unsigned数进行截位,截位后的数据都是unsigned;4.当右值位数不等时进行运算,小位宽数会先扩位到大位宽再参与运算;扩位按最高位进行扩,所以要尤其注意正负5.如果在signed和unsigned计算中不想过分考虑扩位原创 2022-03-25 14:23:56 · 1637 阅读 · 0 评论 -
ISE中DDS的IP核使用说明
1.IP设置里面的系统频率为DDS的输入频率。可以使testbench的频率,也可以是分频后的频率2.相位步进间隔= (fout / fdds_in) * 2^N (N 为上图中相位的位宽,fdds_in为上图中的0.1KHz),也就是根据需要的输出频率,计算出步进间隔,比如步进间隔655,将其转换为二进制填入下图IP核设置中。注意:(1.)在之前的程序实例中,例如,相位累加器的宽度是8bit,前4位作为RAM地址,也即三角函数的相位,RAM中存储三角函数的采样点数值。而在此处,相位累加器16bit即原创 2020-10-15 13:51:56 · 6872 阅读 · 0 评论