xgbing

`timescale 10ns/1ns module verilogtest_sim();reg clk;reg [1:0]a, b;reg sel;reg reset;reg [1:0]out; initialbegin clk = 0; forever #1 clk = ~clk;end reg op_and, op_

(1)时钟div2clock是clock的两倍分频#Constrain the base clock create_clock -add -period 10.000 \              -waveform { 0.000 5.000 } \              -name clock_name \              [get_ports clock]

代码：reg[31:0] wait_count;reg[31:0] max_wait_count; //times/1usalways @(posedge clk1) max_wait_count <= {sendTickH, sendTickL};reg clk1us;parameter US_COUNT_OF_25M = 12500;reg[15:0] clk1us_coun

开关量在检测过程中可能会产生抖动，程序需要进行必要的滤波处理。CLK: 时钟，这里接入25M的时钟，WOBBLE_DELAY参数是抖动时间，它的值根据时钟的不同改变。EN:检测开关。LOGIC_IN: 开关量的输入引脚。LOGIC_IN_MASK:开关量的屏蔽位。LOGIC_IN_INT:开关量中断。LOGIC_IN_STATE: 开关量的状态，仅在打开检测开关（EN）时读