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基本概念显示器的显示方式有两种 ： A/N（Alphabet/Number：字符/数字）显示方式 和 APA（All Point Addressable：全点寻址） 显示方式，即文本显示方式和图形显示方 式。A/N 方式已淘汰不用，目前微机都采用 APA 图形方式。 扫描频率         显示器采用光栅扫描方式，即轰击荧光屏的电子束在  CRT  屏幕上从左到右（受水 平同步信号

开关量在检测过程中可能会产生抖动，程序需要进行必要的滤波处理。CLK: 时钟，这里接入25M的时钟，WOBBLE_DELAY参数是抖动时间，它的值根据时钟的不同改变。EN:检测开关。LOGIC_IN: 开关量的输入引脚。LOGIC_IN_MASK:开关量的屏蔽位。LOGIC_IN_INT:开关量中断。LOGIC_IN_STATE: 开关量的状态，仅在打开检测开关（EN）时读

Open Ethernet IP core 是一种支持 10M/100Mbps 以太网的 MAC IP core，实现数据链路层的功能，其最大的特点便是公开免费，它不同于常见的 ASIC 网卡芯片，能够很方便的集成到片上系统(SOC)设计中去。　　基本结构　　MAC, 即 Media Access control, 位于 OSI 七层模型中数据链路部分，主要负责控制与物理层的物理介质通信。

Sink使用ready信号表示一个激活的周期，这个周期叫做ready周期。在这个周期内，source使valid信号有效则数据发送到sink。如果没有数据可发送，使valid信号无效，这时，data信号可以是任意值。       每个支持backpressure功能的接口定义readyLatency参数表示valid信号有效后再经readyLatency周期数据才能发送。如果readyLate

Altera公司的三速以太网(TSE)是一个可配置的FPGA软核MAC，主要应用于10/100 Mbps (快速以太网)和1000 Mbps (千兆以太网)线路卡、NIC卡以及交换机等。     官方资源：     http://www.altera.com.cn/support/ip/interface-protocols/ips-inp-tse.html     http://ww

In this article popular RISC CPU cores suitable for FPGA implementation are described and compared (LEON, OpenRISC, MicroBlaze, Nios II, Cortex-M1 and others).IntroductionFPGA and SoC design1-

随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。如此密集的集成度使我们现在能够在一小块芯片上把以前由CPU和外设等数块芯片实现的功能集成起来，由单片集成电路构成功能强大的、完整的系统，这就是我们通常所说的片上系统。IP复用是片上系统时代的核心技术之一。由于IP核的设计千差万别，它们要能够直接连接，就

wishbone简介　　Wishbone 总线最先是由Silicore公司提出，现在己被移交给OpenCores组织维护，它通过在IP核之间建立一个通用接口完成互连。可以用于在软核、固核以及硬核之间进行互联。Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门;完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期;数据总线宽度可以是8-64位;支持大端(bi

(1)时钟div2clock是clock的两倍分频#Constrain the base clock create_clock -add -period 10.000 \              -waveform { 0.000 5.000 } \              -name clock_name \              [get_ports clock]

`timescale 10ns/1ns module verilogtest_sim();reg clk;reg [1:0]a, b;reg sel;reg reset;reg [1:0]out; initialbegin clk = 0; forever #1 clk = ~clk;end reg op_and, op_

/* Author: gbing163@163.com Date: 2012-5-21*/#include "sys/alt_stdio.h"#include "system.h"#define SDRAM_TEST//#define FLASH_TEST#ifdef SDRAM_TEST#define TEST_OFFSET_START 0#define

代码：reg[31:0] wait_count;reg[31:0] max_wait_count; //times/1usalways @(posedge clk1) max_wait_count <= {sendTickH, sendTickL};reg clk1us;parameter US_COUNT_OF_25M = 12500;reg[15:0] clk1us_coun

开始发现无论怎么设置，串口始终输出是乱码。这是11.0版本的一个BUG。修改方法如下：（1）设置完Qsys后，点“Generate”生成。（2）打开"工程目录\\synthesis\submodules\_uart_0.v"（3）找到代码： assign divisor_constant = 4;//////////////// END SIMULATIO

调了两星期，终于确定问题出在哪了。为了节省IO，板子设计的是SDRAM和FLASH、LAN共享地址线和数据线。Flash的地址线接到tri_state_bridge，它不管位宽是多少，始终和A0对齐。SDRAM则不是，刚开始看手册看得不明白，经过测试才发现。板子做出来后，单独测试SDRAM、FLASH没有问题，整合在一起时，FLASH总是会有一些错误的读写数据。开始怀疑是FLASH读取的时序有问题

ARM核心板：  FPGA核心板：