FPGA学习笔记#3——gowin联合modelsim仿真

一，所需文件

        1，所需仿真的verilog工程文件

        2，仿真tb文件

        3，对应的仿真库

二，步骤

1，新建工程文件

新建的文件夹放在需要仿真的工程文件的根目录下，方便选取文件

        

2，添加源文件与仿真库

找到文件选择后点击打开

3，进行编译

无异常后进行下一步

4，点击开始仿真

5，在work下找到仿真用的tb文件

记得选full debug mode

6，在objects窗口下添加波形

注：objects窗口没有弹出时要在Veiw选项中打开

7，最后运行仿真

8，波形出现，成功