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RSS订阅原创 FPGA学习笔记#3——gowin联合modelsim仿真
1，所需仿真的verilog工程文件 2，仿真tb文件 3，对应的仿真库新建的文件夹放在需要仿真的工程文件的根目录下，方便选取文件 找到文件选择后点击打开无异常后进行下一步记得选full debug mode注：objects窗口没有弹出时要在Veiw选项中打开
2024-10-08 05:07:52
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原创 FPGA学习笔记#2---Verilog中的表达式与操作符
表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。
2024-10-05 13:08:45
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原创 FPGA学习笔记#1-Verilog笔记#1
声明时不用指明位宽，位宽和编译器有关，一般为32bit。参数用来表示常量，用关键字 parameter 声明，只能赋值一次，但是，通过实例化的方式，可以更改参数在模块中的值。在 Verilog 中允许声明 reg, wire, integer, time, real 及其向量类型的数组。数组中的每个元素都可以作为一个标量或者向量，以同样的方式来使用。字符串保存在 reg 类型的变量中，每个字符占用一个字节（8bit）。寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。
2024-10-04 07:48:10
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原创 【3-1】GPIO位结构
(1)施密特触发器的作用：对于输入电压进行整形，当输入电压大于某一阈值（在此为3.3v），输出会瞬间升为高电平，当输入电压小于某一阈值（此处为0v），输入电压瞬间降为低电平，当电平在阈值之内，电平高低不变，为稳定输出，直到下一次超出阈值（如当电平为高时，电压大于3.3v电平不变，但小于0v时变为低电平）Ⅰ--读出寄存器所存放的数据，用按位与与按位或的方式更改某一位，再将原来的数据写回去（该方式比较麻烦，不常用）数据寄存器为1时，上管导通，下管断开，接到VDD（高电平）
2023-11-05 20:10:00
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空空如也
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