FPGA基础模块(二)：串口

最新推荐文章于 2025-03-21 10:56:35 发布

原创

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#verilog #fpga #zynq7010/7020 #uart

文章目录

一、原理

二、硬件配置

IO配置：
在这里插入图片描述

三、代码实现

module muart_tx
(
	input clk,
	input rst_n,
	output reg uart_tx
);
/******************************************/
parameter    BPS_4800     =    14'd10417,
			 BPS_9600     =    14'd5208,
			 BPS_115200   =    14'd434;//1s 115200bits 对于50MHz的时钟周期，需要计数50e6/115200 per bit
reg [7:0] uart_data;
/******************************************/
//以115200为例
reg [13:0] bps;
reg [13:0] cnt_bps_clk;
reg bps_clk_en ; 
re