ERROR: [VRFC 10-529] concurrent assignment to a non-net sysclk is not permitted

wwmm_

于 2025-04-11 01:58:36 发布

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文章标签： fpga

本文链接：https://blog.youkuaiyun.com/wwmm_/article/details/147131337

信号赋值冲突

问题：测试文件中对reg类型信号sysclk使用了不支持的赋值方式。解决方法：在vivado的仿真tb.v文件中例化时，时钟信号需要放在第一个，不然会报错成，给时钟信号赋值了。

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编译Error:concurrent assignment to a non-net out is not permitted解决方法

weixin_42499230的博客

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483

将对应位置的变量由reg型改成wire型就可以了！

vivado: [VRFC 10-3236] concurrent assignment to a non-net ‘clk_5hz‘ is not permitted

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写仿真文件的时候报错，原因是变量 'clk_5hz' 在被测模块中是输出变量，应该赋值为wire类型。

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vivado仿真报错：concurrent assignment to a non-net led is not permitted

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另外注意initial中只能对reg型进行赋值，如果led是wire型就会报以下错误。这是因为output默认是wire型，你在仿真文件中写成了reg型，所以会报错。删除对led的赋值即可。

vivado仿真报错：concurrent assignment to a non-net out is not permitted

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是因为将输出定义为了reg，改为wire即可

[VRFC 10-529] concurrent assignment to a non-net an is not permitted ["C:/Users/chenxy/Desktop/digit

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concurrent assignment to a non-net out is not permitted

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定义out为wire 类型，就可以解决掉

Verilog Tips 1:TestBench编写注意事项【concurrent assignment to a non-net ‘xxxx‘ is not permitted】解决

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