verilog
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wniuniu_
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verilog 逻辑运算符时钟周期
注意多位和一位。原创 2024-05-06 08:19:59 · 194 阅读 · 0 评论 -
数字进制verilog 与 不定态 与高阻值 与算术运算符 与位宽问题
不定态只存在于代码层次，实际中会给0或1。不定态的意思就是不关心这个位置上是什么。位宽是可选的，是几就代表有几根线。原创 2024-05-06 07:50:02 · 561 阅读 · 1 评论 -
功能描述如何逻辑
assign相当于连线，注意每个assign独立，如果有变化立刻变化。原创 2024-05-05 17:39:38 · 200 阅读 · 0 评论 -
verilog信号类型
这个要用wire。原创 2024-05-05 17:18:34 · 228 阅读 · 0 评论