边沿检测电路 上升沿检测思路:前一时刻(信号经过D出发器后即延时的输出)为低电平,当前时刻为高电平。 下降沿检测思路:前一时刻(信号经过D出发器后即延时的输出)为高电平,当前时刻为低电平。 双沿:前一时刻和当前时刻状态不一样即可! Verilog代码 module edgedetect( input clk,din, output dout_ris, output dout_fall, output dout_double ); reg din_d