CPU高速缓存与内存屏障

最新推荐文章于 2023-11-29 12:20:21 发布
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分类专栏： java并发编程 文章标签： cpu 高速缓存 缓存一致性 MESI协议
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本文介绍了CPU高速缓存的作用、结构以及L1-L3 Cache的层次关系。针对缓存一致性问题，讲解了MESI协议确保多核CPU中缓存数据的一致性。同时，讨论了内存屏障及其在解决指令重排序和缓存一致性问题中的作用。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1. CPU缓存

cpu高速缓存的由来

  • 在CPU的全部取指令周期中(程序计算),至少需要访问一次存储器(也就是我们所说物理内存上的数据)
  • 通常需要多次访问存储器的取操作数或者保存结果,CPU处理计算的速度明显受限于访问存储器的限制
  • 因此解决方案就是利用局部性原理,在CPU与物理内存之间提供一个容量小并且速度快的存储器,称为高速缓存

高速缓存概述

  • 缓存是分“段”（line）的，一个段对应一块存储空间，大小是 32（较早的 ARM、90 年代 /2000 年代早期的 x86 和 PowerPC）、64（较新的 ARM 和 x86）或 128（较新的 Power ISA 机器）字节
  • 高速缓存包含物理内存部分数据副本
  • cpu读取数据时将会先检查高速缓存中的数据是否存在,存在就返回,不存在就读取物理内存数据

高速缓存和内存

高速缓存与内存.jpg

高速缓存分为L1-L3 Cache

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