26、恶意硬件逻辑对电路可靠性的影响及测试数据压缩方案

恶意硬件逻辑对电路可靠性的影响及测试数据压缩方案

1. 恶意硬件逻辑对电路可靠性的影响

现代集成电路（IC）的复杂性不断增加，IC制造外包以及外部各方参与设计过程，使得IC的设计和制造过程难以保证其可信度。恶意硬件逻辑（MHL）的出现对电路和系统的安全与可靠性构成了严重威胁。

1.1 MHL的特点与危害

MHL具有“隐蔽性”，很少在制造后测试的有限时间内被触发，难以通过传统测试和验证技术检测到。其影响包括功能故障、性能下降、信息泄露和拒绝服务等。尽管近年来提出了高灵敏度的测试技术，但MHL设计与检测仍处于“猫捉老鼠”的游戏中，未检测到的MHL可能会降低IC的功能寿命。

1.2 电路可靠性的数学建模

从数学角度来看，假设电路在时间t = 0开始运行，首次故障时间为t = T，T是一个随机变量，其概率密度函数（pdf）为f(t)，累积分布函数（cdf）为F(t)，它们之间的关系为：
[
f(t) = \frac{dF(t)}{dt}, \quad F(t) = Prob{T \leq t} = \int_{0}^{t} f(\tau) d\tau
]
可靠性R(t)是电路至少存活到时间t的概率，即：
[
R(t) = Prob{T > t} = 1 - F(t)
]
故障率或危险率λ(t)定义为：
[
\lambda(t) = \frac{f(t)}{1 - F(t)} = \frac{f(t)}{R(t)}
]
对于故障率恒定的电路（λ(t) = λ），可靠性函数为：
[
R(t) = e^