17、特征 2 有限域灵活乘法器的高效高速 FPGA 实现

特征 2 有限域灵活乘法器的高效高速 FPGA 实现

1. 引言

扩展二进制域（GF(2n)）在通信、纠错码和密码学等多个数学和工程应用中具有重要意义。乘法是关键操作，复杂算法依赖重复乘法，其性能取决于底层域乘法器。开发能执行有限域操作的可编程密码处理器是重要研究领域，这要求底层数据路径单元具有灵活性。然而，设计灵活硬件具有挑战性，因为硬件架构无法像软件那样进行动态内存分配，所以需要合适技术优化面积并减少计算延迟。

目前，关于灵活乘法器设计的报道较少。乘法器性能取决于所采用算法的复杂度，已知有多种二次复杂度的乘法技术。快速傅里叶变换（FFT）乘法算法复杂度最低（nlogn），但转换到频域会带来显著开销。Karatsuba 算法具有次二次复杂度（nlog₂3），无需转换，它通过分解将乘法步骤表示为少量加法操作，但设计 Karatsuba 乘法器需合理设置阈值。

重叠无关 Karatsuba 算法消除了普通 Karatsuba 算法中的重叠，有助于减少乘法各阶段的关键路径。对于固定长度乘法器，组合电路适用；而对于灵活乘法器，顺序电路可能更受青睐，原因有二：一是组合电路会造成资源浪费，二是处理器中不同大小乘法所需指令周期不同，顺序电路设计的灵活乘法器能体现这种差异。不过，为实现更好设计，需合理混合顺序和组合架构。

本文介绍了一种基于重叠无关 Karatsuba 乘法的可变输入大小乘法器架构，该设计能处理最大 512 位的输入，核心使用 128 位重叠无关 Karatsuba 组合乘法器，并研究了普通和重叠无关 Karatsuba 算法的组合对性能的影响。

2. 预备知识

每个 GF(2n) 元素可表示为 n - 1 次多项