7、集成电路技术：低复杂度编码器与双 k 间隔层 FinFET 的性能优化

集成电路技术：低复杂度编码器与双 k 间隔层 FinFET 的性能优化

1. 低复杂度编码器在 RLC 建模互连中的应用

1.1 背景与挑战

随着 VLSI 技术的不断发展，遵循摩尔定律，晶体管数量每两年翻倍，沟道长度持续缩小。当技术进入深亚微米（DSM）阶段，导线间距变小，不仅增加了纵横比，还增大了耦合电容，从而引发串扰噪声和信号延迟问题。同时，随着时钟频率的提高和晶体管上升/下降时间的变化，互连导线的电感效应也变得不可忽视。然而，大多数现有的噪声模型和避免技术仅考虑了电容耦合，在当前工作频率下，电感串扰效应可能相当显著，因此需要对 RLC 建模互连进行全面的耦合噪声分析和降低。

1.2 解决方案：基于总线反转（BI）方法的编码器

为了解决上述问题，提出了一种基于总线反转（BI）方法的新型编码器。该编码器的主要目标是减少 RLC 建模互连中的串扰、延迟和功耗。具体实现步骤如下：
1. 过渡检测 ：通过比较当前数据和先前传输的数据来检测数据的过渡情况。过渡分为“高”到“低”（↓）和“低”到“高”（↑）两种类型。
2. 串扰检测 ：采用两个检测器，即 Type - A 检测器和 Type - B 检测器，分别检测部分最坏情况的耦合。Type - A 检测器使用三输入与非门检测两种 Type - 0 耦合情况，Type - B 检测器检测剩余的最坏情况耦合（Type - 1）。
3. 生成控制信号 ：Type - A 和 Type - B 检测器的输出通过或门生成控制信号 INV(t)。当存在一个或多个最坏情况耦合