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原创 验证自己的处理器(二) —— 运行CoreMark

RISC-V处理器运行CoreMark

2026-04-02 11:46:27 568 1

原创 CentOS6 UNEXPECTED INCONSISTENCY 问题解决记录

CentOS 6 UNEXPECTED INCONSISTENCY 问题解决

2026-02-13 15:37:49 86

原创 Innovus（IMPSYT - 7338）问题解决记录

在工作目录下找到了.dat文件，将.dat改为.dat.tmp后再次restore，可以正常恢复设计。

2026-01-23 22:28:21 259

原创 使用Micro SD卡编程SPI FLASH —— 基于Genesys2

一种兼具灵活性与可靠性的FLASH编程模块设计

2026-01-19 15:00:44 379

原创 数字后端基础学习笔记

数字IC设计基础学习

2026-01-01 16:57:55 945

原创 ubuntu UNEXPECTED INCONSYSTENCY问题解决记录

虚拟机异常解决记录

2025-12-23 20:53:33 236

原创 S25FL256S flash 读取ID实现 —— 基于Genesys2

S25FL256S RDID实现

2025-12-10 19:44:14 1255

原创 HDMI字符显示 —— 基于Genesys2

HDMI字符显示实现

2025-12-02 16:09:35 494

原创 DC综合时序约束及优化学习记录（一）

STA与时序约束学习

2025-11-25 17:26:13 1450

原创 Vivado综合结构及CARRY4原语学习

CARRY4结构解析

2025-11-24 18:18:00 876

原创 《Verilog语言与FPGA实现》课程实验

Verilog语言与FPGA实现课程实验 —— 基于XC7A35T

2025-11-23 16:33:14 686

原创 《Verilog语言及FPGA实现》课程知识整理

Verilog HDL

2025-11-22 20:32:20 1187 4

原创 《VLSI仿真与验证》课程实验

VLSI仿真与验证实验指南

2025-11-20 16:16:19 1342 1

原创 RISC-V MCU 串口通信记录 —— 基于Genesys2

RISCV MCU 串口通信记录

2025-11-19 10:58:45 545

原创 DC综合时序约束及优化学习记录（二）

DC综合脚本学习记录

2025-11-15 10:46:16 1162 1

原创 使用vcs对处理器进行门级仿真——基于riscv-tests

处理器门级仿真

2025-11-05 11:44:12 902

原创 使用LC进行 .lib转 .db 记录

安装说明中只进行了前四步，没有进行和DC的关联，但可以正常运行。

2025-11-02 12:07:58 529

原创 为处理器在线更新程序——基于jtag与openocd

RISCV嵌入式开发

2025-10-26 16:33:14 774

原创 验证自己的处理器(一) —— 运行riscv-tests

基于riscv-tests的处理器验证

2025-10-21 21:23:46 1790 9

原创 《数字设计与计算机体系结构》—— 学习笔记

数字设计学习

2025-09-12 00:04:36 1662

原创 ubuntu20.04 riscv-gnu-toolchain编译链极简安装

riscv-gnu-toolchain编译链安装及使用

2025-08-30 21:12:29 1022 2

原创 实验 3 AHB 主机接口模块设计

AHB主机接口模块设计

2025-08-04 16:22:51 1060

原创 实验 2 AHB 仲裁器模块设计

AHB仲裁器模块设计

2025-08-02 12:20:35 1045

原创 实验 1 AHB 从机接口模块设计

AHB从机接口模块设计

2025-08-01 00:11:43 1108

原创 《嵌入式计算系统设计原理》—— 学习笔记

嵌入式系统学习笔记

2025-07-31 16:11:35 1188 1

验证自己的处理器(二) - 运行CoreMark
参考模型输出，用于差分测试

2026-04-05

《验证自己的处理器-基于riscv-tests》资源文件
《验证自己的处理器-基于riscv-tests》资源文件

2025-10-21

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