Quartus 18.1 双端口ROM IP核不能正常工作

已于 2022-08-15 18:52:09 修改
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文章标签： fpga开发 ide ip
于 2022-08-15 18:46:44 首次发布
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先说解决办法，直接更换版本解决
可能存在其它解决办法，但本人耗时一个下午没能解决

今天我在做一个ROM的例程，先利用IP生成一个单端口的ROM，再生成一个双端口的ROM。在生成双端口的时候，选择存放路径后，正常来说会有一个配置界面。

双端口ROM配置界面

但实际情况是没有弹出配置界面，就连IP的管理窗口IP Components里也没有双端口ROM

IP Components

在Files里确实会生成了一个你定义的双端口qip文件，但是这个文件是空白的

Files

本人耗时一个下午也没能解决，在网络上查阅了众多资料，也未能解决。网络上针对此问题的解决办法基本上就是更新Java Run-time files，安装最新的 JRE runtimes，.NET Runtime packages。本人尝试了，但还是没能解决。

最后放一个其他人向官方的反馈与讨论
2 port ROM not working on Quartus 18.1 Lite

真双口RAM IP的使用
梦 醉了谁的博客
12-07 5460
真双口RAM IP的使用1 IP的例化2 源代码2.1 顶层文件2.2 testbench文件3 仿真结果 1 IP的例化 第一个配置界面： Block Memory Gnerator一共可以产生5种不同类型的内存空间， 其中block RAM有三种：单口RAM、简化双口RAM和真双口RAM[4]。 单口RAM只有一个端口（A端口），可以对A端口进行读写。 简化双口RAM有两个端口（A和B端口），但是A端口只能进行写入操作，不能进行读出操作，而B端口则只能进行读出操作，不能进行写入操作。 真双口RAM有两个
Quartus (Quartus Prime 18.1)调用IP核实现音乐播放器问题
09-21
替换文件
quartus 18.1联合modelsim仿真ip核无法加载ip核以及rom/ram_ip核初始数据为0的bug解决办法
m0_59181107的博客
02-06 1439
在学习FPGA入门课程中，使用modelsim进行ram_ip核读数据/写数据的仿真时出现初始数据全为0的bug属于quartus18版本问题，在quartus13版本中不会出现此问题。同样如果在modelsim调试窗口出现ip核加载失败，也可以通过此方法解决。将ip核的初始化数据文件放到quartus工程根目录下，即可解决。
Quartus IP核无法调用问题解决
Bloooooog of shphoenix
06-22 3311
最近开始学习DDR的FPGA实现，在使用Quartus调用DDR的IP核时发现卡住，等待很久一直没有反应。信息为 “Generating the Synopsys Design Constraints file for the example top level.” 研究后发现这类问题不仅限于DDR的IP使用，当我们用Win7甚至Win10以上系统访问较低版本的Quartus时（例如我自己用的Cyclone III，环境为Quartus 9.1）就会出现此类问题。 解决办法 出现上述现象，等待片刻
Quartus (Quartus Prime 18.1)调用IP核 rom实现音乐播放
weixin_56287814的博客
09-21 1051
在填充每个单元格的数据时，可以选择手动填写、从别的文本（如Excel文档）中复制和通过Quartus自带功能自动填写。//ram中总计31个地址。//一首歌总计31个音节。创建完成mif文件后，进行IP核的创建： 在此以ROM核为例。//占空比部分 （整个音乐频率调整）//循环300次模块。//实例化rom部分。//总计300个歌词。
基于Quartus18.1软件的自定义IP核流程记录
qq_57058822的博客
08-21 2906
在学习时训练如何自定义IP核心，在网络上搜索流程发现大部分都是Vivado的自定义流程，所以在成功创建我的串口收发IP后用博客来记录一下具体流程。
quartus18.1 fft ip核
最新发布
03-02
### 关于Quartus 18.1...有关双端口ROM无法正常运作的问题并非直接关联于FFT本身，而是另一个独立存在的硬件描述错误案例[^2]。至于Avalon总线下挂载设备遇到写入冲突的情况也应视为个别现象而非普遍适用的原则[^3]。
【Quartus Lite资源分配艺术】：复杂设计的资源管理策略
首先，介绍了Quartus Lite环境及其资源概念，并详细分析了FPGA设计中的逻辑、存储、IO、DSP模块、PLL和时钟资源，以及内存接口资源等不同类型的资源。接着，文章探讨了资源分配与管理的基础实践，包括手动和自动分配...
Cyclone III datasheet 笔记
11-19 7463
LPM：参数化模块库 OCT：片上匹配阻抗 PPDS：点对点差分信号 DM：data mask  BWS：byte write select 上电复位（POR） 1.可编程输入输出单元(IOB)：可适配不同的电气标准与I/O 物理特性，可以调整驱动电流的大小，可以改变上、 下拉电阻。 2.为了便于管理和适应多种电器标准，FPGA 的IOB 被划分为若干个组(bank)，每个b
quartus工具篇——ROM ip核
qq_52548731的博客
07-25 7676
quartus工具篇 —— ROM ip 核的使用
Quartus II 13.1 调用NCO IP核无法生成终于搞定了
weixin_43207098的博客
07-23 9111
Quartus II 13.1 NCO IP核无法生成终于搞定了调用NCO IP核时遇到的问题解决我的问题的方法 调用NCO IP核时遇到的问题 初学FPGA的一只菜鸟，在树上看到可以调用NCO IP核进行混频，兴致勃勃地依葫芦画瓢，结果一直卡在下图的界面。 看网上的一些博客把quartus-map.exe的后台进程关了 结果又卡在 郁闷至极，但是也不得不找办法搞定它。 解决我的问题的方法 第一步：解决调用IP核卡住的问题 参照下文链接： https://blog.csdn.net/qq_3424471
Quartus18.1 生成FIFO IP核过程详解
qq_42035602的博客
09-23 3749
一、我对FIFO 和 IP核的理解 1.什么是FIFO FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，相关详细介绍请自行网络。 2.什么是IP核 首先，可以确定的是IP就是 Intellectual Property(知识产权)的缩写。Quartus中提供的IP核就是已经设计好的模块化电路或者接口函数。其中一部分模块化电路需要根据实际需求配置参数，然后就生成了对应的IP核。 二、FIFO IP核的生成过程 1.在菜单栏中点击Tools>IP cat
我在安装Quartus 18中遇到的问题以及解决方法
zl3zl的博客
04-24 2275
** 我在安装Quartus 18中遇到的问题以及解决方法 ** 在程序运行之后，出现了类似的报错： Current license file does not support the EP4CE6E22C8 device. 在保证license已经替换了网卡的Mac 并且已经拥有了破解器之后，还是出现上述的报错问题的话 我的解决方法 我点了破解之后，提示了我是什么版本： 但是由于我是小白菜鸡，我以为这样就万事大吉，然后持续报错，试了好多方法，我双击破解器的时候，软件也是关闭的。 但实际上后台软件还在运
基于Quartus II 的双端口RAM IP核模块
mccree618的博客
08-24 3344
双端口RAM核，PLL核，Singal Tap多例化
Quartus II设计RAM、ROM，在运算器前后端加存储器（含仿真）
m0_73700621的博客
06-14 3218
Quartus II调用宏功能模块，设计RAM和ROM，并仿真检验设计结果；在运算器前端输入和后端输出加上存储器，输入数据后对数据进行存储，然后再对运算结果进行存储，仿真检验运算的正确性
VHDL学习—双端口存储器
weixin_43570886的博客
01-27 3645
存储器，顾名思义作用就是用于存储数据。存储器分RAM和ROM两种，其中ROM为只读存储器，而RAM为可读写存储器，既可写入数据，也可读取数据。常用的存储器都为单端口存储器，即数据输入端和数据输出端用同一个端口。所以通常RAM存储器的引脚通常有一组数据线（双向）、一组地址线、一个时钟入口以及一个读写控制信号。在时钟的边沿触发下，通过读写控制信号控制读写。当进行写操作时，将数据写入地址线指定的单元，当进行读操作时将地址线指定单元的内容读出。 由于笔者项目需求，需要一个双端口的存储器，即需要设计一个存储器带有两个
在modelsim中调用PLL IP核
tutu1583的专栏
05-14 1755
在modelsim中调用PLL IP核时，经常会出现一种奇怪的现象，就是从quartus中调用PLL的时候，没有任何问题，波形完美，但是在modelsim中调用PLL IP核时就是出现PLL没有输出信号，一直是HiZ(高阻态)。 首先，检查是否编译了仿真库altera_mf.v 其次，将pll_bb.v文件删除，不要放在文件目录下，这个文件没有用，无论是在quartus/modelsim中。 ...
FPGA编程：双端口ROM
HhCobol的博客
09-24 333
输入端口addrA和addrB用于指定要读取的数据的地址，而输出端口dataA和dataB用于接收从ROM读取的数据。我们使用addrA和addrB作为读取端口的地址输入，从内存中读取对应地址的数据，并将其输出到dataA和dataB端口。在上述代码中，我们定义了一个名为DualPortROM的模块，它有两个读取端口addrA和addrB，以及两个输出端口dataA和dataB。这些端口分别用于读取来自ROM的数据。通过同时支持两个独立的读取端口，双端口ROM可以满足对高速读取的需求，并避免读写冲突。
FPGA编程：实现双端口ROM
m0_47037246的博客
07-14 427
在FPGA编程中，双端口ROM模块是十分常见的组件，本文将简单介绍如何通过Verilog语言实现一个双端口ROM。通过这个简单的例子，我们可以了解到Verilog语言如何实现常见的硬件设计。在FPGA编程中，双端口ROM是一个非常常见的组件，了解它的实现方法对于硬件开发者而言十分有用。以上代码片段表示，每当时钟上升沿到来时，从ROM中读取addr1和addr2地址中的数据，并输出到dout1和dout2端口。最后，我们需要实现双端口ROM的读取逻辑。首先，我们需要定义ROM的输入输出端口和ROM内存数组。
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