
Verilog HDL作业
文章平均质量分 87
根据老师的网页资料做的练习题
kkkkkkkkkk*
这个作者很懒,什么都没留下…
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频率计(电子竞赛2015年题目)
题目:1、频率和周期测量:正弦波,1Hz~~10MHz,50mV~1V幅度,相对误差绝对值小于等于10^-42、时间间隔测量:方波,100Hz~~1MHz,50mV~1V幅度,时间间隔范围是0.1us~100ms,相对误差绝对值小于等于10^-23、增加脉冲信号占空比测量:矩形波,1Hz~5MHz,50mV~1V幅度,占空比范围10%~90%,相对误差绝对值小于等于10^-2信号发生器可以达到的范围最大频率5MHz,占空比50%4MHz,占空比40~60%其他频率20~80.原创 2021-07-29 22:08:04 · 3317 阅读 · 1 评论 -
stm32和FPGA的SPI
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Markdown编辑器你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Mar原创 2021-07-23 09:50:12 · 607 阅读 · 0 评论 -
作业04——并行ADC、DAC
实验目标• 掌握并行DAC、ADC的接口时序• 用DDS合成信号,经过DAC输出• 用ADC采集信号• 使用SignalTAP在时域观察信号• 使用Matlab在频域观察信号原创 2021-07-25 11:17:47 · 1671 阅读 · 0 评论 -
作业03——基于FPGA的DDS参考设计
DDS电路核心RTLmatlab生成波表ROMRTL结构module dds_core_sin( CLK , // clock, posedge valid RST , // reset, high level reset FWEN , // frequency word update enable, high level enable FWIN , // input frequency word CLKOUT, // output cl原创 2021-07-20 22:35:53 · 266 阅读 · 0 评论 -
作业01——Verilog RTL代码新手上路教程
学生实验原创 2021-05-29 00:33:18 · 3599 阅读 · 1 评论 -
作业02——FPGA 电路开发入门实验
实验一、项目创建、编译和下载实验二、FPGA译码器组合逻辑实验三、计数器波形仿真和signal'ta'p原创 2021-07-12 12:21:19 · 486 阅读 · 0 评论