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RSS订阅原创 HMC7044+AD9689调试过程记录——1
可以看出在红色圆圈全出的地方是DCLK 与SYSREF_CLK，都会连接到ADC_CORE，其中204B ip核还需要一对DCLK于SYSREF_CLK,具体如何确定值在后面会讲到。这里先给出HMC7044的结构图1，可以看出它输出的一对时钟CLKOUT与SCLKOUT，这是符合JESD204B 接口标准，其中CLKOUT一般是作为ADC的采样时钟，SCLKOUT是参考时钟，都需要给到AD9689。输出到ADC，ADC的采样时钟与参考时钟均为差分时钟，由AD9689的示意图可以看出。
2025-02-09 11:55:25
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原创 DDR3 AXI4 IP核读写仿真实验（2）
比如我自己的一个项目就是数据采集相关，ADC是16位，转换出的数据存入DDR3之前先写进fifo，再读出128位的数据匹配ip 核的读写数据端口。先讲一下大概的工程架构：产生16位的自加数写进写FIFO中，当FIFO中的数达到一次突发长度后将其全部读出写进DDR3中，再检测到DDR3中数达到1024之后全部读出写入到读FIFO中，最后在顶层的读使能信号作用下将读FIFO的数全部读出，查看写入的自加数与读出的数是否符一直，符合则实验成功。clk_adc是产生自加数的时钟，也是写fifo的写时钟。
2023-01-18 18:02:29
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原创 DDR3 AXI4 IP核接口配置（1）
在此仅仅记录下自己在项目以及学习工程中自己的总结,帮助大家快速了解DDR3 IP 核配置详情以及快速的上手应用
2023-01-17 15:47:48
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空空如也
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