FPGA开发入门----2. 地址译码器，解惑Verilog中的reg关键词

原创 于 2025-11-27 21:30:00 发布 · 909 阅读 · 19 ·
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#fpga开发 #Verilog

0、译码器的示意图。

----译码器的最典型应用，就是“地址译码”。比如图中n=3，则将3-bit的地址，转变为2^3或者8的片选信号。这个8个片选信号是【8选1】，绝对不会【8选2】，因此也叫【独热码】或者【One-Hot】。当然如果候选的芯片只有5个，则【5选1】也是没有问题的，不一定非要8。

1、波形图。

----这个波形图中的Out是一个8bit的值，这样展示数字逻辑的波形图，很简洁高效。但不知道实际的波形图软件是否可以搞出这种波形图出来。

----先推测一下，个人觉得这个波形图是可能的。因为波形文件就是离散的时间点上的值，这个图同样也是离散的时间点上的值，可以在仿真器写波形文件时，把out的8-bit信号合并为一个数值。或者，也可能在波形文件解析和图形化显示的时候进行8-bit信号值的聚合并转变为数值(图中是二进制，显然也可以是10进制)。

2、Verilog代码：

----再一次明确，always @(*)是一个不带时钟的alwa

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Verilog语言中的数据类型 在 Verilog 语言中，主要有三大类数据类型：寄存器数据类型、线网数据类型和参数数据类型。 1、寄存器类型 reg 1.1 概述： 寄存器数据类型的关键字是 reg，reg 类型数据的默认初始值为不定值x reg 是最常用的寄存器类型，寄存器类型通常用于对存储单元的描述，如 D 型触发器、 ROM等。 寄存器类型信号的特点是在某种触发机制下分配了一个值，在下一触发机制到来之前保留原值。 reg类型的数据只能在 always 语句和 initial 语句中被赋值。 如果
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verilog：：wire与reg类型的区别
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integer类型也是一种寄存器数据类型，integer类型的变量为有符号数，而reg类型的变量则为无符号数，除非特别声明为有符号数还有就是integer的位宽为宿主机的字的位数，但最小为32位，用integer的变量都可以用reg定义，只是用于计数更方便而已。reg,integer,real，time都是寄存器数据类型，定义在Verilog中用来保存数值的变量，和实际的硬件电路中的寄存器有区别。real类型是不可综合的。
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quartus II 相同的RTL代码却不能得到正确的RTL视图？
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