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RSS订阅原创 57.Error (10228): Verilog HDL error at nco.v(33): module “nco“ cannot be declared more than once
quartus编译NCO时出现10228错误
2025-03-26 01:47:27
143
原创 54.altera fpga下载.jic文件时CONF_DONE pin failed to go high in device(错误编号209014/209012)
取消勾选校验(verify)即可下载程序成功，但可能会出现错误。
2025-03-07 15:38:07
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原创 53.xilinx fir滤波多通道交错滤波注意事项
多路滤波可以选择交错通道滤波，与多路并行滤波，交错滤波时数据速率会降低，因为数据是交错串行输出的。上图滤波器前三个系数为:167,286,415。D:b通道滤波后的第二个数据。A:a通道的第一个滤波后数据。B:b通道第一个滤波后的数据。C:a通道滤波后的第二个数据。
2025-03-06 17:25:03
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原创 51.fir滤波器的系数为偶数个且对称时输出没有无效数据，当为奇数个系数时会出现无效数据
当系数为奇数时出现一个无效数据0,阶数16,系数17个。当系数为偶数个时，15阶，16个系数，没有无效数据。
2025-03-05 14:47:40
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原创 44.fir滤波器多相对称对技术
fir滤波器多相对称对技术可以使一些子滤波器的非对称滤波系数变成对称滤波系数，从而使运算量最小化。滤波器系数补0幅频特性不会改变，但相位会发生变化。
2025-02-24 10:40:11
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原创 38.尽量别用时钟去采时钟
原因:ila采集中一定要采用与模块一样的同一时钟，不然会采出中间数据(我忽略了ila采数据是靠驱动时钟采的😭) ，导致显示出异常数据。从fifo中读出数据，直接给另一个接口，但数据传输过程中出现了异常复位中间数据。
2024-12-17 17:46:58
362
空空如也
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