本教程重点▷▷▷
-
存储器简介。
-
介绍 SDRAM 的工作原理。
-
详细讲解SDRAM 控制的Verilog 实现方法。
-
PLL IP和FIFO IP 的调用，计数器设计，按键边沿捕获，数码管控制。
-
完成SDRAM控制器应用的完整案例。
-
Signal Tap 调试方法。
准备工作▷▷▷
硬件平台 ：DE10-Standard 开发板（DE2-115、DE1-SOC、DE25-Standard、DE10-Lite、DE0-CV、TSP、DE2i-150 开发板也支持）
开发和调试工具：Quartus18.1
功能模块概述▷▷▷
按键KEY0复位。
按键KEY1触发写，将计数器产生的0到255的数据写到FIFO写模块里面，继而写到SDRAM 器件里面。
按键KEY2触发读，SDRAM的数据先读到FIFO读模块中，然后通过每按一次KEY2从FIFO读模块里面取出一个数据显示到数码管上面。
该实验的功能基本框图如下：
top文件解析：参考08-SDRAM控制器的设计——top文件代码解析 （后续发布）
SDRAM 控制器模块：该模块是本实验的重点，参考
04-SDRAM控制器的设计——control_interface.v代码解析（后续发布）
05-SDRAM控制器的设计——command.v代码解析（后续发布）
06-SDRAM控制器的设计——异步FIFO的调用（后续发布）
07-SDRAM控制器的设计——Sdram_Control.v代码解析（后续发布）
读写控制模块：参考08-SDRAM控制器的设计——按键的处理（边沿捕获电路、硬件消抖、Verilog消抖电路）（后续发布）
七段数码管控制模块：参考之前已有的推文基于FPGA的贪吃蛇游戏设计（二）——数码管驱动模块
引脚分配▷▷▷
下面给出的是DE10-Standard 开发板对应的引脚分配，若是移植到DE1-SOC或者是DE2-115等其他开发板时，需要修改工程器件和引脚分配。
视频演示▷▷▷
参考B站视频：
源码下载▷▷▷
DE10-Standard 工程链接:百度网盘 请输入提取码
提取码: c5jv
工程源码含详尽的中文注解。
备注▷▷▷
关于SDRAM基础知识请参考
02-SDRAM控制器的设计——SDRAM简介（后续发布）
03-SDRAM控制器的设计——解读IS42R16320D的数据手册（后续发布）
往期阅读：
01-SDRAM控制器的设计——案例总概述
02-SDRAM控制器的设计——SDRAM简介
03-SDRAM控制器的设计——解读IS42R16320D的数据手册
04-SDRAM控制器的设计——control_interface.v代码解析
06-SDRAM控制器的设计——异步FIFO的调用
07-SDRAM控制器的设计——Sdram_Control.v代码解析
08-SDRAM控制器的设计——top文件代码解析
09-SDRAM控制器的设计——按键的处理（边沿捕获电路、硬件消抖、Verilog消抖电路）
扫一扫
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
