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【Verilog - 组合逻辑 - 基础3】4. 与或门-11. 介绍1.1 与门介绍1.2 或门介绍2.0 与门在verilog的建模2.1 与门-行为极模型2.2 与门-门极模型2.3 与门-电路极模型3.0 或门在verilog的建模3.1 或门-行为极模型3.2 或门-门极模型3.3 或门-电路极模型3.4 测试结果4.0 与非门4.1 与非门4.2 与非门-门极模型4.3 与非门-电路极模型5.0 或非门5.1 或非门-行为极模型5.2 或非门-门极模型5.3 与门-电路极模型6.0 与非门和非门

【Verilog - 组合逻辑 - 基础2】3. 是非门1.0 介绍1.1 非门1.1.1 非门 - 行为1.1.2 非门 - 门1.1.3 非门 - 电路1.2 缓冲器（是门）1.2.1 缓冲器 - 行为1.2.2 缓冲器 - 门1.2.3 缓冲器 - 电路1.3 多个宽度的非门1.3.1 非门 - 行为1.3.2 非门 - 门1.3.3 非门 - 电路1.4 参考全则必缺，极则必反《吕氏春秋·不苟论·博志》是是非非谓之知,非是是非谓之愚《荀子·修身》1.0 介绍是非的辩证是人生中不可不面临的

【Verilog - 组合逻辑 - 基础1】2. 导线与连接1.0 介绍1.1 简单连接千举万变，其道一也。《荀子·儒效》1.0 介绍Verilog的导线是最基本的元件，每个硬件都离不开它。1.1 简单连接最简单的连接如下：module xian1(input jia, output yi); assign yi = jia;endmodule可以这样来测试，//模拟module xian1(input jia, output yi); assign yi = jia;end

1.Verilog的运行方式1.0 verilog模型框架1.1 电路模型1.2 逻辑门模型1.3 行为模型2.0 verilog仿真框架2.1 测试框架3.0 合并模型和测试框架3.1 连接3.2 测试数据4. 注意的点4.1 input, output4.2 reg/wire4.3 ;和begin/end4.4 时序#4.5 $display1.0 verilog模型框架Verilog是一门可以来描述硬件的语言。硬件有几个层面：物理 - 材料的模型，如半导体，化学等等电路 - 场效管/晶体管

0. 安装RTL/Verilog模拟器epicsim1.0 介绍1.1 环境1.2 下载依赖1.3 下载原代码1.4 按照git上的步进行1.5 测试参考1.0 介绍为是么学习verilog编程呢？这是我以下的原因：电子专业必修的适合从半导体，电脑工程的岗位学习二进制背后的哲学思想（也与易经有关系）有了原因和动力，就可以踏上学习之路了！1.1 环境我用的是deepin操作系统的。Windows wsl，ubuntu都应可以。如同C++代码对应g++/visual studio, 或j