verilog慢时钟采样快时钟单BIT信号

俺要学IC

已于 2022-08-02 11:33:02 修改

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文章标签： fpga开发嵌入式硬件经验分享

于 2022-08-02 11:14:25 首次发布

本文链接：https://blog.youkuaiyun.com/weixin_46599666/article/details/126117959

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本文详细介绍了如何在数字系统中处理快时钟与慢时钟之间的信号传输问题。针对快时钟采样慢时钟，采用打两拍加边沿检测的方法，确保正确捕获慢时钟域的信号。而对于慢时钟采样快时钟，通过信号展宽和握手协议避免因信号变化导致的采样错误。这两种技术对于单bit跨时钟域传输至关重要，而对于多bit传输，推荐使用FIFO来解决同步问题。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

对于快时钟采样慢时钟，往往采用打两拍+边沿检测的方法。代码如下：

module (
input fast_clk,
input slow_clk,
input rst_n,
input slow_pulse,

output fast_pulse
);

reg pulse_reg,pulse_reg_r1,pulse_reg_r2;

always@(posedge fast_clk or negedge rst_n)begin
    if(!rst_n)begin
        pulse_reg <= 0;
        pulse_reg_r1 <= 0;
        pulse_reg_r2 <= 0;
    end
    else begin
        pulse_reg <= slow_pulse;
        pulse_reg_r1 <= pulse_reg;
        pulse_reg_r2 <= pulse_reg_r1;
    end    
end    

assign fast_pulse = (~pulse_reg_r2 )&pulse_reg_r1;

endmodule

对于慢时钟采样快时钟，为了避免快信号已经变化，而慢时钟没有采样到的问题，通过将快信号进行【信号展宽】+【握手】的方式，在慢时钟上进行采样。代码如下：

module slow_fast(
input    slow_clk,
input    fast_clk,
input    fast_pulse,
input    rst_n

output    slow_pulse
);

reg fast_req;
wire slow_ack;
reg slow_reg,slow_reg_r1,slow_reg_r2;
reg slow_ack