Verilog中的异步时钟FIFO（输入8256，输出16128）

sandymax

于 2022-07-23 21:12:43 发布

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分类专栏： Verilog 文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/weixin_46342368/article/details/125952377

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本文详细介绍了如何在VAVIDO环境中使用8to16位FIFO IP核，通过异步时钟和复用SRST实现数据传输，并展示了关键代码和仿真波形。重点在于wr_data_count计数器的使用以及写入和读取操作的控制策略。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1. 调用vavido中的IP核

IP核中说明了写的真实位宽为255，读的真实位宽为127
其他设置为默认，但是接出了一个 wr_data_count[7:0] 引脚
在这里插入图片描述

2. fifo_8to16.v 文件

module  fifo_8to16
(
    input   wire            wr_clk      ,
    input   wire            srst        ,
    input   wire            wr_en       ,
    input   wire    [7:0]   wr_data     ,
    input   wire            rd_clk      ,
    input   wire            rd_en       ,
    
    output  wire    [15:0]  rd_data     ,
    output  wire            full     ,
    output  wire            empty    ,
    output  wire    [7:0]   wr_data_count     
);



fifo_8x256to16x128 fifo_8to16_inst (
    .rst    (srst    ),      // input wire rst
    .wr_clk (wr_clk ),      // input wire wr_clk
    .rd_clk (rd_clk ),      // input wire rd_clk
    .din    (wr_data    ),      // input wire [7 : 0] din
    .wr_en  (wr_en  ),      // input wire wr_en
    .rd_en  (rd_en  ),      // input wire rd_en