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RSS订阅原创 Verilog用计数器实现奇分频或偶分频
是几分频计数器就计多少个数，然后posedge clk 产生一个中间变量（拉高一半加0.5个时钟周期），negedge clk 产生一个中间变量（拉高一半加0.5个时钟周期），错开半个时钟周期，让它们逻辑相与（拉高一半减0.5个时钟周期的时候是逻辑相或）不管是奇分频还是偶分频，其实都是周期的倍增，所以只要用计数器计满倍增后一个时钟周期的个数（几分频就计几个数）是几分频计数器就计多少个数，然后记到一半时取反，比如四分频。
2023-07-11 09:55:47
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原创 Verilog按键消抖
计数到最大值保持，计数到最大值减一时拉高一个标志信号，表明按键被按下。当系统检测到按键为低电平时 cnt_20ms。计数器就计数，当检测到按键为高电平时。
2023-07-10 09:21:39
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原创 Verilog怎么对信号延时N个clk
这里赋值长位宽赋值给短位宽，截断长位宽的高位，这里是延时50个时钟周期。2.利用拼接，延时多少个clk,N就等于多少。1.利用寄存器延时，适用于延时时间较短。
2023-07-07 22:43:54
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原创 关于单片机EA引脚是否要接高电平
EA引脚的功能是程序存储器的内外部选通，接低电平从外部程序存储器读指令，如果接高电平则从内部程序存储器读指令。一般EA为高电平，使用内部存储器。如果程序很大，内部存储器不够，就要把EA置低，这样才能使用外接存储器。EA接高电平，在地址不超过片内ROM地址范围时，指令取自片内，超过时从片外取。接高电平时：先使用内部程序存储器，内部存储器不够用时自动转到外部程序存储器。默认情况下EA要接高电平。接低电平时：直接使用外部程序存储器，内部程序存储器就没用了。因为单片机内部存储器越来越大，所以外接存储器越来越少。
2023-04-05 11:10:02
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空空如也
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