【编辑器】Notepad++编辑器,运行Verilog HDL 代码(带图)

最近入手Verilog 语言,检测代码是否正常、报错等;总结的教程如下;

1.安装好了,Notepad++;打开一个带有,Verilog的文件;

2.点击顶部的“运行”按钮;

3.输入指定的运行指令:

请将地址设置为:vlog.exe       的目录地址;

复制并修改指令,填充即可:

cmd /k cd "$(CURRENT_DIRECTORY)" &  D:\TCP\Modelsim\Setup\win64/vlog.exe "$(FULL_CURRENT_PATH)" & ECHO. & PAUSE & EXIT

4.运行结果如下

注:指令当中的空格,不能删除,可能会报错;

如有报错,请检查一下插件。

参考:https://www.cnblogs.com/chunk998/p/15635303.html

notepad Verilog通常是指在记事本(Notepad)这样的简单文本编辑器中编写Verilog代码Verilog是一种硬件描述语言(HDL),广泛用于电子系统的建模,特别是在数字电路设计中。它允许工程师以文本形式描述电子系统的结构和行为,并可以使用各种仿真工具来验证这些设计。 在记事本或其他文本编辑器中编写Verilog代码的过程如下: 1. 编码:用户可以直接在记事本中输入Verilog代码,定义模块、端口、逻辑门、寄存器等硬件组件,并描述它们之间的连接关系以及它们的行为。 2. 保存:编写完毕后,需要将文件保存为特定的扩展名,通常是`.v`或`.sv`(对于SystemVerilog),表示这是一个Verilog源文件。 3. 仿真:编写好的Verilog代码需要通过仿真工具进行验证。这包括编译代码、加载测试平台(testbench)以及观察波形输出来检查电路的行为是否符合预期。 4. 综合:如果Verilog代码通过仿真验证没有问题,它将被综合工具转换为可以在实际硬件(如FPGA或ASIC)上实现的电路。 5. 下载:综合后的设计会被下载到目标硬件中,进行实际的功能测试。 使用记事本编写Verilog代码虽然可行,但并不推荐用于复杂项目,因为它缺乏语法高亮、自动完成、错误检测等开发工具提供的便利功能。专业的集成开发环境(IDE)或文本编辑器,如EDA工具附编辑器、Visual Studio Code配合Verilog插件等,可以提供更好的开发体验和辅助功能。
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