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采样点数为512，每个采样点位宽为16位，其中最高位为符号为（0正，1负）。换句话说，如果用ROM存储正弦函数的coe文件的话，ROM ip核的位宽设置为16，深度为512.注意： 我们要确保输出给fft ip核的数据是16位，同时最高位是符号位，因此我们将原始数据乘上2的15次方填满低15位，在将负数加上2的16次方使得最高位为1。在我们写入txt时，我们是以%x（16进制写入的）因此正数最高位自动补0，负数保持不变，这样就确保了16bit输入，同时正数最高位为0，负数最高位为1。

参考视频教程该教程主要实现如何将sysgen编写的算法模块给实际的应用起来。

从本文开始将记录一些简单的在System Generator中的实现方法。本文将介绍如何搭建音频信号的采集与输出模型。现在单声道的音频文件很难找，因此使用“格式工厂”将立体声音频文件转换为单声道音频文件，用于设计仿真。System Generator和Gateway In的采样频率设置为48000Hz，仿真时长设置为5s，即只采集和输出5s的音频信号。本设计采集到音频信号后不做任何处理直接输出，播放输出的音频文件。

在System Generator中，Black Box和M-Code都是用于将HDL文件导入进行设计的工具。Black Box是一种可重用的模块，它可以将HDL文件导入到System Generator中进行设计。Black Box可以使用Vivado Simulator或外部协同仿真器进行仿真。Black Box的优点是可以快速地将HDL文件导入到System Generator中进行设计，而不需要手动创建模块。但是，Black Box的缺点是它不能提供与HDL文件相同的灵活性和控制。

System Generator是一个Xilinx公司的工具，用于设计数字信号处理系统。Black Box是System Generator中的一个block，可以将其他HDL文件以黑盒的形式封装到System Generator设计中，在仿真时使用Simulink+Vivado Simulator（或ModelSim）协同仿真的方法，在Simulink环境中完成设计的仿真测试，即使用verilog代码进行编写，并在system generator中完成调用。参考：[]，[下面开始实际操作演示~

本章节主要说明如何在system generator中使用fft模块，话不多说，看操作：参考教程。

参考第4期 - FIR滤波器调用流程 - 基于FPGA的数字信号处理系统开发笔记_哔哩哔哩_bilibili第X期 - Xilinx Block使用说明合集 - 基于FPGA的数字信号处理系统开发笔记_哔哩哔哩_bilibili本章节将进行全流程FPGA DSP开发，包括了以下几个步骤Ok，让我们开始~

参考基于FPGA的FIR滤波器，手把手带你实现_哔哩哔哩_bilibiliFPGA数字信号处理（4）FIR滤波器设计【Matlab】【FPGA】【数字信号处理】【FIR数字滤波器】【FPGA流水线】【数字通信】【FPGA探索者】_哔哩哔哩_bilibili。

本章节首先介绍FPGA进行DSP开发所需要的软件环境，及其安装方式。DSP学习教程参考。

本章作为FPGA数字信号处理的入门介绍课程，将介绍DSP的基本原理通常的数字信号处理器只包含一个或几个乘法器,需要进行多次迭代完成运算。不同的是从平台级 FPGA 开始,器件中集成了大量数字信号处理(DSP)的硬件模块,成为对信号进行并行处理的引擎,利用 FPGA 实现数字信号处理算法可以满足信号处理系统所提出的高性能要求，因此得到越来越广泛的应用。本章讨论采用 FPGA 硬件实现 DSP 系统的设计方法。

设计者对于电路的理解不同，那么其使用的硬件描述语言会直接影响到EDA软件的综合结果，电路的质量取决于工程师使用的描述风格和使用综合工具的能力。

液晶屏显示画面时，屏幕从上到下逐行扫描，扫描完成后液晶屏就呈现一帧画面。然后屏幕回到初始位置进行下一次扫描。为了同步液晶屏的显示过程和液晶控制器，控制器会产生一系列的定时信号。当电子枪换行进行扫描时，控制器会发出一个水平同步信号，简称；而当一帧画面绘制完成后，电子枪回复到原位，准备画下一帧前，控制器会发出一个，简称。控制器通常以固定频率进行刷新，这个刷新率就是 VSync 信号产生的频率。