分时复用的移位相加乘法器

最新推荐文章于 2022-08-13 10:10:44 发布

无用技术研究所

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本文介绍了分时复用的移位相加乘法器的基本算法，该算法模仿手算过程，通过逐位判断乘数并进行累加。RTL代码部分展示了参数化的乘法器设计，包括乘数有效信号、积的有效信号以及移位和累加逻辑。测试阶段通过自动化手段验证了乘法器的正确性，确保计算结果与高层次计算方法一致。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

基本算法

移位相加即是日常我们使用的手算算法，移位相加的描述如下

设置积的初值为0
若乘数的最低位为0，则积不变，否则累加被乘数
若乘数的第一位为0，则积不变，否则累加向左移位一位的被乘数
...
若乘数的第n位（最高位）为0，则积不变，否则累加向左移位n位的被乘数

RTL代码

module serial_shiftadder_multipcation # (
    parameter WIDTH = 4
)(
    input clk,    // Clock
    input rst_n,  // Asynchronous reset active low

    input multiplier_valid,
    input [WIDTH - 1:0]multiplier1,
    input [WIDTH - 1:0]multiplier2,

    output reg product_valid,
    output reg [2 * WIDTH - 1:0]product
);

接口定义部分，采用参数化设计，WIDTH为乘数/被乘数的位宽，multiplier_valid拉高时表示输入有效，并开始计算。product_valid被拉高时表示计算完成，当前的输出是有效的

/*****************buffer and shift*******************/
reg [WIDTH - 1:0]min_mult;
reg [2 * WIDTH - 1:0]max_mult;
always @ (posedge clk or negedge rst_n) begin
    if(~rst_n) begin
        {max_mult,min_mult} <= 'b0;
    end else if(multiplier_valid == 1'b1)