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RSS订阅原创 Ansys.Electronics.Suit 2020R1安装错误error code 14
如何解决Please contact technical support and report installation error code 14.在控制面板中，用户账户处，新建一个新的英文账户。然后登陆新建的账户，在新建的账户下可以正常打开EDT。以后每次打开EDT都需用新账号登录。...
2021-09-20 16:37:15
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原创 用verilog实现特殊功能的触发器
对输入上升沿捕获触发器module top_module ( input clk, input [7:0] in, output [7:0] pedge); reg [7:0] in1; always@(posedge clk)begin in1<=in; pedge=in&~in1; endendmodule对时钟双边沿触发器不可以用always@（posedge clk or negedge clk
2021-03-18 16:00:00
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原创 用verilog实现Arithmetic circuit
1.half adder:module top_module(input a, b,output cout, sum );assign {cout,sum}=a+b;endmodule2.full adder:module top_module(input a, b, cin,output cout, sum );assign {cout,sum}=a+b+cin;endmodule运用全加器模块：** 3. 3-bit binary ripple-carry adder:**
2021-03-17 16:10:05
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原创 用verilog实现Multiplexer
Mux2to1：module top_module (input a,input b,input sel,output out);assign out = sel ? b : a; endmoduleMux9to1v:odule top_module (input [15:0] a,input [15:0] b,input [15:0] c,input [15:0] d,input [15:0] e,input [15:0] f,input [15:0] g,input
2021-03-17 15:23:47
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原创 adder-subtractor 32位加减器
a-b相当于a加上（b的补码）也就是a加上（b取反再加1）可以运用2个16位加法器构建32位加减器add16接口如下：module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );32位adder-subtractor代码：module top_module(input [31:0] a,input [31:0] b,input sub,output [31:0] sum)
2021-03-13 21:21:53
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空空如也
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