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(86条消息) Vivado IP核生成设置_Gkite的博客-优快云博客看这一篇文章就够啦

在FPGA设计实现中，经常要用到RAM，这里的RAM一般指的是是静态的RAM。一般FPGA（如xilinx）中就有所谓的block RAM, 它就是现成的RAM资源，我们如果合理编写verilog代码，就可以使我们想要的RAM被综合成block RAM，从而节省逻辑资源，而且性能更优。在书写某些模块时候，用到了特别大的RAM，比如reg [14:0] mem[0:9999999]；通常情况下会出现无法综合的情况，这时候我们就需要自己书写一个RAM模块，然后在原来模块中调用RAM模块。...