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RSS订阅原创 MicroBlaze之定时器中断
右键工程，选择“Debug As”，选择第一项，“1 Launch on HardWare（System Application Debug） ”；该模块被设计成AXI4-Lite从接口，用于访问内存映射的定时器寄存器，也可通过该接口，对各个寄存器进行设置；定时器/计数器模块有2个32位计数器，递增或递减，并可从加载寄存器中加载一个值。包含加载寄存器、定时器/计数器寄存器、控制/状态寄存器，它内部有2个定时器，用户可选择8位、16位、32位宽度；（通过该接口访问定时器寄存器，或设置定时器寄存器）
2025-02-12 09:58:04
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原创 MicroBlaze之串口中断
该模块包括RX Control（接收控制）、TX Control（发送控制）、BRG（BUAD Rate Generate）、Interrupt Control（中断控制）4个模块组成。AXI UART IP核提供了AXI4-LITE接口，通过AXI4-LITE接口读取状态寄存器或配置UART Control模块（复位收发FIFO、启用中断）；发送时，处理器中的数据通过AXI4 LITE接口写入发送FIFO，然后经RX Control根据BRG模块产生的波特率，将并行数据转换为串行数据。
2025-02-10 10:12:15
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原创 MicroBlaze之GPIO中断
中断生成模块，①从中断控制器输出中断；⑤在IVR（中断向量）寄存器中写入活动中断的中断向量，并为挂起的中断启用IPR寄存器。当AXI GPIO检测到按键状态发生变化时，AXI GPIO就会产生一个中断信号，进入AXI Interrupt Controller，中断控制器；将来自外围设备的多个中断输入，集中到单个中断输出，再将中断传输给系统处理器。中断检测模块，用于检测中断输入，可以配置每个中断输入为电平或边沿触发；中断控制器，输出中断信号，进入MicroBlaze；AXI INTC IP核，中断控制器；
2025-02-06 16:26:25
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原创 FIFO_quartus
FIFO 分为同步 FIFO 和异步 FIFO。同步 FIFO是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生读写操作，常用于两边数据处理带宽不一致的临时缓冲。异步FIFO是指读写时钟不一致，读写时钟是互相独立的，一般用于数据信号跨时钟阈处理。常见参数：1、 FIFO 的宽度： FIFO 一次读写操作的数据位宽 N。2、 FIFO 的深度： FIFO 可以存储多少个宽度为 N 位的数据。3、 将空标志： almost_empty， FIFO 即将被读空。4、 空标志。
2024-10-22 11:24:43
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原创 PLL IP（quartus）
首先创建一个名为 ip_clk_wiz 的工程，在 IP Catalog 下找到 ALTPLL IP 核， 也可以直接在搜索框中输入 ALTPLL 找到它。
2024-10-21 15:06:18
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原创 以太网 ARP 测试
ARP（ Address Resolution Protocol），即地址解析协议， 是根据 IP 地址（逻辑地址） 获取 MAC 地址的一种 TCP/IP 协议。以太网通信里，数据按“帧”的格式传输，帧格式里包含了 目的主机 的MAC地址。源主机只知道目的主机的IP地址，不知道目的主机的AMC地址。而目的主机的MAC地址被网卡接受和解析，当解析到目的MAC地址不是本地MAC地址时，就丢弃这个数据包，所以以太网通信里，要先获取目的主机的MAC地址，这个功能就是arp协议来实现的。
2024-10-17 11:08:01
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原创 MDIO 接口读写测试实验
以太网的分类有标准以太网（ 10Mbit/s）快速以太网（ 100Mbit/s）和千兆以太网（ 1000Mbit/s）。也出现了万兆以太网（ 10Gbit/s），它扩展了 IEEE802.3 协议和 MAC 规范，使其技术支持 10Gbit/s 的传输速率。在实际应用中， 千兆以太网理论上最高通信速率为 1000Mbit/s，可以胜任大部分的使用场景。以太网接口类型有RJ45接口RJ11 接口（电话线接口），SC 光纤接口等。RJ45 接口定义以及各引脚功能在不同通信速率下的定义有区别，
2024-10-11 18:07:42
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原创 quartus新建工程流程
2、点击Preferred Text Editor，选择notepad++，并且关联到notepad++的安装路径；方法2：工具栏 Tools → Netlist Viewers → RTL Viewer；代码编写完成后，就可以进行仿真操作，验证代码的逻辑性；代码编写完毕后，需要对语法进行检查；• 将产生的激励加入到被测试模块中并观察其响应；其实步骤1在新建工程时，已经选择过了；通常，一个完整的测试文件其结构为。• 将输出响应与期望值相比较。• 产生模拟激励（波形）；
2024-10-10 14:46:02
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原创 fpga工程管理
关于fpga工程管理，无论品牌是altera还是xilinx，无论环境是quartus还是vivado，工程管理都是基本一致的。a.doc文件夹：用来放文档，如手册、功能分析文档、波形图等；d.sim文件夹：仿真文件夹，放仿真工程、仿真文件等；b.prj文件夹：工程文件夹；c.rtl文件夹：放源码；1、建立工程文件夹，如led；
2024-10-10 10:37:20
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空空如也
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