【vivado】debug相关时钟及其约束关系

一、前言

在xilinx fpga的degug过程中，经常出现由于时钟不对而导致的观测波形失败，要想能够解决这些问题需要了解其debug的组成环境以及之间的数据流。本文主要介绍debug过程中需要的时钟及各时钟之间的关系。

二、debug相关时钟

Vivado 硬件管理器使用 JTAG 接口与 Vivado Debug 内核进行通信，Debug Hub在 FPGA 器件的 JTAG 边界扫描 （BSCAN） 接口和 Vivado Debug 内核之间提供接口。因此，要想完成完整的数据流需要了解三个时钟，即JTAG时钟、Debug Hub时钟和Debug Core时钟。

2.1 JTAG时钟

该时钟同步JTAG边界扫描（BSCAN）接口的内部状态机操作。在连接到目标器件时，通常会在 Vivado 硬件管理器中选择 JTAG 时钟频率。

可以使用 Open New Hardware Target 向导（使用时需要先关闭hardware mannger）或以下 Tcl 命令来修改 JTAG 频率：

set_property PARAM.FREQUENCY 250000 [get_hw_targets*/xilinx_tcf/Digilent/210203327962A]

使用要求：如果设计包含调试内核，需要确保JTAG时钟比debug hub时钟慢2.5倍。

2.2 Debug Hub时钟

Vivado Debug Hub 内核，在 FPGA 器件的 JTAG 边界扫描 （BSCAN） 接口和 Vivado Debug 内核之间提供接口。如果 Vivado IDE 在设计实现(implementation)步骤中检测到调试内核，则会自动插入 Debug Hub 内核。Vivado IDE 在设计实现