软工项目开发日志（6）

最新推荐文章于 2025-03-18 14:45:46 发布
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团队已具体讨论各界面设计，并对有问题的图进行修改方案讨论。本周目标为完成《软件设计文档》编写，任务已分工。

11.15

本次讨论主要完成以下工作

  1. 具体讨论了各个界面的设计
  2. 对老师提出有问题的图进行了讨论以及修改方式
  3. 对软件设计文档编写进行了分工
  4. 目标本周完成《软件设计文档》编写
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四级流水线8位booth算法乘法器，有无符号都支持（verilog），含testbench（system verilog）
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乘法器包含三个.v文件 乘法器可进行有符号与无符号的8位乘法计算，但是需要提前输入乘数是否为有符号的标识 【 顶层multiplier_8_special.v：对乘法器进行分割段数 booth2_pp_decoder.v:使用booth算法，将乘数进行转换 mult_pp_adder.v:执行部分积加法。（这里经过了部分优化，但是仍直接使用了‘+’符号，如果是asic设计，需要更加具体，也能进一步优化） tb_mult8_special.v:(tesetbench):仿真激励文件：20*4组随机数测试数据，会返回验证时出错的数据的部分原因。（system verilog） 】 经过初步仿真验证，无问题 经过vivado某个ultrascale型号的fpga实现过后能达到500mhz以上频率，资源使用量为120lut左右 此模块为tpu设计中的一个底层模块，（作为多复用单元，可以处理浮点数据的一个部分）后续会逐步上传tpu的其他部分以及功能原理介绍 注：sys_enable:模块启动信号，sys_enable=0时会暂停并暂存数据。 valid：valid=1输入乘数有效，valid=0无效则会不计算这个数据。
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