FPGA之PCIE硬件分配规则

最新推荐文章于 2025-05-09 01:03:14 发布

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分类专栏： FPGA PCIE 文章标签： fpga

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FPGA中的Vivado IP UltraScale Devices Gen3 PCIe模块有特定布局限制。规则1指出，PCIe接口的line 0限于同一时钟区域的GTH Quad。在8X宽度时，相邻Quad必须一起使用。规则2强调，多个Quad组成PCIE接口时，它们必须位于相同逻辑域（SLR）。例如，XCVU190 FLGB2104封装的PCIE BLOCK仅存在于Quad233Quad224一侧，其他Quad无法定义为PCIE端口。理想的PCIE Quad选择包括x1, x2, x4, 和x8 PCIe Link Width，而某些8X位置可能靠近设备边缘但不影响功能。" 127342350,756452,Java实现整型数组按个位值排序,"['Java', '算法', '数据结构', '编程挑战', '华为']

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FPGA之PCIE硬件分配规则

Vivado IP目录提供的UltraScale Devices Gen3 PCIe集成模块具有一定的布局限制，也就是说不是所有的Quad都可以任意组合成8X或16X的PCIE。其规则有两条：
规则1：PCIe接口的line 0仅限于GTH Quad上一个时钟区域、PCI Express硬块下的相同时钟区域或一个时钟区域（以下图为例，当使用PCIE X0Y4这个PCIE block且为8X宽度pcie，其line0可以为bank233，可以为bank232，也可以为bank231）。当使用8X宽度时，所使用的的两个Quad必须相邻。
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规则2：当PCIE接口使用多个Quad组合时，Quad必须在同一个逻辑域（SLR）。
举例：以UltraScale+系列FPGA为例，逻辑域的划分在手册FPGAs Packaging and Pinouts Product Specification中可以看到，下图为例，Quad228和Quad229则不能进行组合。
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