使用vcs+verdi完成对混合语言设计的仿真（1）

最新推荐文章于 2024-10-16 11:25:48 发布

原创

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本文详细介绍了在Linux环境下使用VCS软件进行数字逻辑设计仿真并利用Verdi进行结果分析的过程。内容涵盖VCS的仿真模式（单步、双步、三步）、makefile的编写、synopsys_sim.setup文件的作用以及仿真工程的搭建。文中强调了混合语言设计中的分析、综合和仿真步骤，并提供了相关命令的实例。同时，对于synopsys_sim.setup文件的配置和作用进行了详解，该文件用于设置逻辑库路径和仿真变量。下篇将深入讲解makefile中的命令。

俗话说，最快的学习方法就是把所学到的知识用通俗易懂的方法分享给他人，so let's do it~

这篇文章的主要内容是在linux环境下，使用vcs软件对数字逻辑设计进行仿真并在verdi上对仿真结果进行分析的过程中涉及到的必要知识和一个实例。整篇文章，如有必要会被分成多个部分来讲解。

参考：

vcs mx user guide 2012版本

vcs user guide 2018版本

各种网络资源：其中比较主要的也是比较重要的一篇，是与我同实验室的brad所写的博文，链接如下：(50条消息) VCS仿真VHDL VERILOG混合脚本_Brad.Ji的博客-优快云博客_vcs vhdl

一、写在前面

为了看懂这篇文章，你需要对数字逻辑设计有所了解，会基本的linux命令，以及makefile相关知识。我的工作环境是RHEL6.7，使用bash作为命令语言解释器，可能会和你的环境有所不同，请自行寻找具有相同功能的命令。

makefile内容如下，设计中可以存在vhdl、verilog、system verilog三种设计语言，测试激励（也即tb文件）目前是使用verilog来编写，是否支持vhdl的tb暂不可知，这篇博文并不涉及到UVM。

.PHONY: anvhdl anvlog elab wave clean

OUTPUT = simv

TB_TOP_MODULE = asic_tb

FSDB_FILE = ${TB_TOP_MODULE}.fsdb

ALL_DEFINE = +define+DUMP_VPD +define+DISPLAY

ANVHD = vhdlan -smart_order -nc -no_opt -f vhdl_f.f

ANVLG = vlogan