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RSS订阅原创 GPIO的同步性约束
需求问题：需要使用3个GPIO实现相同的脉冲信号，三个信号之间的上升沿时延不能超过200ps。测试环境：ZYNQ7020的黑金开发板测试过程：代码：module gpio_jitter_test ( input clk_osc , //50M output ...
2019-06-19 17:22:46
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原创 verilog中case使用及资源消耗
背景描述：将一个独热码转换成二进制。分析：由于当前使用的zynq是6输入的lut，设计一个较简单的12bit独热码转换为4bit的二进制。根据如下代码可以知道每一个bit都可以用一个lut解决问题。第一版的代码：assign binary_data = binary; always @(posedge clk) begin case(...
2019-05-23 13:46:23
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原创 ZYNQ中ARM架构简析（2）——中断
ZYNQ中的中断与传统ARM架构中基本一致，包括软件中断（SGI）、CPU私有外设中断（PPI）以及共享外设中断（SPI）。区别在于私有外设中断和共享外设中断中含有PL侧引入的中断。中断的概念在本文中不再陈述，如果不了解的话，可以直接搜索一下即可。ZYNQ7000的中断控制器是基于ARM GIC 1.0版本，软中断软中断包含16个中断信号，都可以分配给任意一个或多个CPU。...
2019-03-27 10:53:10
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原创 ZYNQ中ARM架构简析（1）——Cache和Branch Prediction
zynq 7000系列作为xilinx公司最具性价比的SOC系列，在消费市场大受欢迎。其内部配置一个或两个ARM架构的cortex A9核，对于管理调度有重大意义，同时在ARM侧（专业叫法为PS侧）配置了uart，iic，ethernet，flash，ddr等多个接口，不再需要FPGA侧（PL侧）针对这些接口再做控制器，使用起来更加方便，当然效率肯定不如纯FPGA来的高。这篇文章只是分析一下P...
2019-03-22 11:24:21
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原创 删除复位对FPGA资源优化影响
FPGAFPGA资源优化tips最近跑工程遇到布局阶段slice资源不足，导致不能继续进行。多种资源优化后，工程得以继续奔跑下去。1）删掉不必要的复位信号；数据类数据不需要进行复位，可直接删掉； always @(posedge clk) begin// if (st_arbit) begin// req_data_len ...
2018-12-11 16:28:06
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空空如也
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