FPGA中的简单并串，串并转换

笔者在做OFDM扰码模块的时候，发现PSDU数据帧输入是并行数据，需要进行并串转换，才能进入扰码器进行扰码

在进行FFT的时候需要串转并，后面添加仿真图；

并——>串

从图中可以看出，并串转换的原理是：先将四位数据暂存于一个四位寄存器器中，然后左移输出到一位输出端口，这里通过一个“移位”指令就ok了。

如：

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2019/01/10 13:21:25
// Design Name: 
// Module Name: para_serial
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module para_serial(
clk,
rst_n,
data_para_en,
data_para,
sda_en,  //外部待传输数据输入
sda  //三态数据输入
);
 
input wire clk;
input wire rst_n;
input data_para_en;