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Kent Gu
这个作者很懒,什么都没留下…
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FPGA IO引脚 K7-认知4
FPGA IO引脚 K7-认知4原创 2025-04-19 14:30:07 · 342 阅读 · 0 评论 -
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VHDL基本语法1--CLK'EVENT AND CLK='1 & BIT_VECTOR原创 2024-08-28 07:55:34 · 950 阅读 · 0 评论 -
FPGA物理引脚,原理(Pacakge and pinout)-认知3
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FPGA引脚物理电平(内部资源,Select IO)-认知2
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ZYNQ 7020 PL feature 解读
ZYNQ 7020 PL feature 解读原创 2024-01-17 16:30:28 · 980 阅读 · 0 评论 -
ZYNQ 7020 PS feature 解读
ZYNQ 7020 PS feature 解读原创 2024-01-17 15:15:17 · 494 阅读 · 0 评论 -
Alinx ZYNQ 7020 LED调试--in RAM
Alinx ZYNQ 7020 LED调试--in RAM原创 2024-01-17 10:42:45 · 571 阅读 · 0 评论 -
FPGA引脚选择(Select IO) HP/HR--认知1
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FPGA 原理图引脚标识细节
FPGA 原理图引脚标识细节原创 2024-01-15 10:04:59 · 1338 阅读 · 0 评论 -
Initial用法-FPGA入门3
Initial用法-FPGA入门3原创 2023-12-15 11:49:48 · 630 阅读 · 0 评论 -
信号类型, wire/reg--FPGA入门2
信号类型, wire/reg--FPGA入门2原创 2023-12-15 11:07:34 · 459 阅读 · 0 评论 -
GoWin FPGA, GPIO--- startup1
GoWin FPGA, GPIO--- startup2原创 2023-12-14 17:37:06 · 234 阅读 · 0 评论 -
GoWin FPGA, CLK IP核--- startup3
GoWin FPGA CLK IP核心--- startup3原创 2023-12-01 13:55:18 · 507 阅读 · 0 评论 -
basic verilog 语法--FPGA入门1
basic verilog 语法--FPGA入门1原创 2022-07-12 16:59:56 · 152 阅读 · 0 评论 -
FPGA basic Syntax
1. 在always语句中所有信号必须是reg变量Report error “procedural assignment to a non-register DATA_BUS is not permitted” 这种报错一般是在always语句中使用了非reg变量,在always语句中所有信号必须是reg变量,低级错误,(语法不熟悉)2. FPGA程序像MCU程序一样, file模块化,function模块化‘includehttps://blog.youkuaiyun.com/qq_31811537/a原创 2021-11-17 07:36:19 · 478 阅读 · 0 评论 -
GoWin FPGA--- startup1
#1, Select device#2,Creae Verilog file for codeSelect"Verilog file", right click\new\ Verilog file#3, Create Physical Contraints FilesSelect"Physical Constaints File", right click\new\ Physical Contraints Files3.1 Can edit in text, 3.2 edit in Fl原创 2021-11-11 07:33:50 · 300 阅读 · 0 评论 -
对`timescale的深入理解
The question is,timescale min setting is what?1. `timescale 1ns / 1ps,含义为:时延单位为1ns,时延精度为1ps。2.在编译过程中,`timescale会影响其后面所有模块中的时延值,直至遇到另一个`timescale指令或`resetall指令。3. 当一个设计中的多个模块带有自身的`timescale编译指令时,模拟器将定位在所有模块的最小时延精度上,并且所有时延都相应地换算为最小时延精度。在实际应用..转载 2021-04-30 07:12:05 · 6136 阅读 · 0 评论 -
FPGA 常用名字
1. AXI(Advanced eXtensible Interface)是一种总协议, 该协议的第一个版本AXI3是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分。2010发布的AMBA4.0包含了AXI的第二个版本AXI4。 AXI4包含3种类型的接口: 1)AXI4:主要面向高性能地址映射通信的需求; 2)AXI4-Lite:是一个轻量级的,适用于吞吐量较小的地址映射通信总线;...原创 2021-04-28 14:03:08 · 295 阅读 · 0 评论 -
Vivado Study
1. Vivado中PLL IP核例化转载:https://www.tqwba.com/x_d/jishu/4414.html 1.1 IP catalog--double click 1.2 Search clock 1.3 Set clock in "FPGA Features and Design", click "Clocking Wizard" 1.4 Configure the PLL output...原创 2021-04-27 17:37:32 · 151 阅读 · 0 评论 -
Altera FPGA category
Part Number Prefix Codeshttps://www.intel.com/content/www/us/en/products/programmable/sample-ordering-codes.html原创 2021-04-27 16:30:28 · 243 阅读 · 0 评论 -
Xilinx FPGA category
Xilinx-7系列FPGA 主要包括:Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是,7系列FPGA采用的是统一的28nm设计架构,客户在不同子系列的使用方式上是统一的,消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。https://bbs.elecfans.com/jishu_2034851_1_1.html转载 2021-04-27 16:11:14 · 126 阅读 · 0 评论 -
1ns FPGA solution
#1, CLK1, CL2 differrent phase#2, Look for fast FPGA system clk for count 2.1 Cyclone IV can reach about 650M 2.2原创 2021-04-27 07:36:34 · 114 阅读 · 0 评论