Bronceyang的博客

小m序列的verilog实现

generate_if则是根据模块的参数（必须是常量）作为条件判断，来产生满足条件的电路。相当于判断语句。原语： generate if (<condition>) begin: <label_1> <code>; end else if (<condition>) begin: <label_2> <code>; end else begin: <

function 的标准写法： function [<lower>:<upper>] <output_name> ; input <name>; begin <statements> end endfunction // Example of a function declaration: function [9:0] gray_encode; i

原文地址：verilog串口接收多个数据进行处理的实现方法https://blog.youkuaiyun.com/deng_d1/article/details/51491325关于使用串口接收多个数据进行处理的问题，目前网上存在的关于verilog串口通信的资料都是属于讲解对于使用串口实现单个字符的接收与发送。而往往在使用串口进行通信时，接数据端都需要通过串口来接收很多数据，然后当所有数据都接收完或...

功能：串口回环测试；8位数据位，1位停止，无校验。参考：正点原子FPGA教程top程序：module uart_top( input sys_clk, input sys_rst, input uart_rx, //接收端口 output uart_tx //发送端口);//parameter defineparameter CLK_FREQ=32...

功能：实现触摸按键来控制led 灯的亮灭。核心代码：经典的上升沿检测信号脉冲的获得//上升沿检测信号脉冲 assign touch_en=(~touch_reg1)&& touch_reg0; always @(posedge sys_clk or negedge sys_rst_n)begin if(!sys_rst_n)begin touch_reg0&lt...

参考：正点原子（http://www.openedv.com）——开拓者FPGA教程RTL原理图：top 程序：//author: bronceyang//time : 2020年4月16日//version: 1.0//功能：按键消抖；按键控制蜂鸣器的叫停module beep_key( input sys_clk, input sys_rst_n, ...

主要功能：按下按键0，从左到右点亮led;按下按键1，从右到左点亮led;按下按键2时，四个led间隔亮灭；按下按键3时，点亮全部led。亮灭间隔时间为0.5s,时钟为50MHz.//author :bronceyang//time :2020年4月16日//version: 1.0//功能：实现按键控制led的亮灭module key_led( input sys_clk,...

因工作需要，最近开始学习quartus ii 软件的使用，欢迎大家和我一块学习。芯片型号选择：新建代码文件引脚设置综合分析：分配管脚：下载程序烧写程序文件设置、生成、下载；signalTap 观察信号时，防止wire reg 后面的信号被优化，可以加一下语句。...