序列检测器（实例代码）

溺死在知识的海洋

于 2019-11-16 20:43:50 发布

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分类专栏： IC设计技巧 verilog HDL高级数字设计

本文链接：https://blog.youkuaiyun.com/weixin_37603007/article/details/103100485

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使用Moore型状态机设计不重叠检测器，检测序列'1101'从右到左的出现。文章提到验证完备性的方法是通过生成随机测试向量，并分析波形以确保正确检测序列。例如，10111011检测到两次，1011011只检测到一次，101101011检测到两次，101110111010110检测到三次。

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题目：

用Moore型状态机实现序列“1101”从右到左的不重叠检测。

1、请画出状态转移图，其中状态用S1,S2,....来标识。

2、针对这个具体设计，如何衡量验证的完备性？

从右到左检测即检测的顺序为1、0、1、1，不重叠检测即1011011这种情况只检测到一次，10111011才是检测到两次。

在写代码前，一定要画出状态转换图，状态转换图画对了，代码才能写对。另外也给出了重叠检测的状态图，如下图（b）所示。

下面给出不重叠检测的实现代码：

`timescale 1ns/1ns

//检测1011序列，不重叠

module seq_detect(
			input 		clk,
			input		rst_n,
			input		seq_in,
			output	reg	detect_ok
);

	localparam [2:0] 	S1=3'd0,
						S2=3'd1,
						S3=3'd2,
						S4=3'd3,
						S5=3'd4;
	reg [4:0]CS,NS;
	
	always@(posedge clk,negedge rst_n)begin
		if(!rst_n)begin
			CS 		<= 5'd0;
			CS[S1] 	<= 1'b1;
		end
		else 
			CS&

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