verilog中阻塞赋值与非阻塞赋值的方法总结

 今天开始写博客了。写博客的目的有两点 ：（1）将每天学的知识进行总结，代替做纸质笔记，每次可以通过手机对以前学的知识进行巩固，这样效率比较高 ；（2）我会陆续将自己做的一些项目经验在博客中进行分享，与广大博友一起学习成长！大家对内容有疑问或者自己的想法请在博客下面留言，我乐意与大家探讨相关的问题。

原则1：时序电路建模时，用非阻塞赋值。

原则2：锁存器电路建模时，用非阻塞赋值。

原则3：用always块描述组合逻辑时，用阻塞赋值语句。

原则4：在同一个always块中描述时序和组合逻辑混合电路时，用非阻塞赋值。

原则5：不要在同一个always块中同时使用阻塞赋值和非阻塞赋值。

原则6：严禁在不同always中对同一个变量赋值。   //容易产生竞争冒险

原则7：对某一个变量同时采用非阻塞赋值时，只要最后那次赋值对变量有作用。

 

***********这就是阻塞赋值与非阻塞赋值的原则，只要把这7条理解到位了，编写verilog代码者的没有什么难度。我个人是这么理解赋值原则的：1）用assign进行赋值只能是阻塞赋值  2）always中，如果只有组合逻辑电路，就用阻塞赋值；只要是有时序逻辑电路，全部就要非阻塞赋值（认真体会这段话就好了）************

今天暂时写这些，后面接着写自己在数字系统设计方面的心得体会

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