本文介绍了一种使用Verilog HDL语言实现D型触发器的方法。该触发器包括时钟信号clk、复位信号rst_n、输入信号d及输出信号q。通过posedge和negedge敏感列表实现时钟上升沿触发和复位功能。
module D_Flip_Flop(
clk,rst_n,d,q);
input clk;
input rst_n;
input d;
output reg q;
always @(posedge clk or negedge rst_n)
if(!rst_n)
q <= 1'b0;
else
q <= d;
endmodule
转载于:https://www.cnblogs.com/bixiaopengblog/p/6202324.html
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