Verilog之电平检测

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原文链接：http://www.cnblogs.com/shaogang/p/4103164.html

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本文介绍了一个用于检测低电平信号的硬件模块设计。该模块通过比较输入信号的两个阶段来判断是否有从高到低的跳变发生，并输出相应的信号。设计中使用了寄存器H2L_F1和H2L_F2来实现这一功能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

检测低电平为例

module detect_module                     
(                    
    CLK, RSTn,                    
     RX_Pin_In,                
     H2L_Sig                
);                    
    input CLK;                    
     input RSTn;                
     input RX_Pin_In;                
     output H2L_Sig;                
                     
     /******************************/                
                     
     reg H2L_F1;                
     reg H2L_F2;                
                     
     always @ ( posedge CLK or negedge RSTn )                
         if( !RSTn )                
              begin            
                    H2L_F1 <= 1'b1;    
                     H2L_F2 <= 1'b1;
                end    
          else            
              begin            
                    H2L_F1 <= RX_Pin_In;    
                     H2L_F2 <= H2L_F1;
                end    
                    
    /***************************************/                
                    
    assign H2L_Sig = H2L_F2 & !H2L_F1;                
                    
    /***************************************/                
                    
endmodule