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RSS订阅原创 低速接口----UART的IP实现
AXI_UARTLITE接口信号interfacei/os_axi_aclksystemi总线时钟systemi复位，低电平有效interruptsystemoo上升沿UART中断s_axiS_AXIRXUART_LITEITXUART_LITEO0X1。
2024-11-04 13:49:02
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原创 重读《verilog数字系统设计》（2）
while、repeat 、for (while、repeat循环可综合时，要具有明确的循环表达式和循环条件，for可综合时也要有具体的循环范围)一个n位的寄存器可以再一条赋值语句中进行赋值，而一个完整的存储器则不行，如果想对存储单元中的数值进行操作，必须写地址。块结束后才能完成赋值操作，而所附的变量值是上一次赋值得到。下划线通常表示连接，缺省的位宽表示再代码中应避免。这种描述为不定态，综合有问题，代码描述通常不用。在编写可综合的时序逻辑块时，这是常用的方法。在语句块中，赋值的变量不是立刻改变。
2024-10-17 21:40:21
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原创 Verilog基础（六）
第二条语句是对连线型变量进行连续赋值的赋值语句，赋值语句由assign引导，用来驱动连线型变量，且只能对连线型变量赋值，主要用于对wire型变量的赋值。执行过程：先计算循环次数表达式的值，并将它作为循环次数保存起来，接着执行后面语句块，语句块执行结束之后，将重复执行次数减一，执行下一次操作，直至循环执行次数被减为0。执行过程：先给循环变量赋初值，然后判断循环结束条件，若为真，则执行for语句中指定的语句块，然后进行“循环变量增值”操作，直到循环条件满足时，for语句结束。遇到release，才能被释放。
2022-12-13 11:13:17
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原创 Verilog基础（五）
模块的开始部分包括模块名和端口列表，模块名是模块唯一的标识符，端口列表相当于引脚。一般来说，module的input缺省定义为wire类型，output信号可以是wire类型，也可以是reg类型，inout一般为tri（三线型）类型，表示多个驱动源。产生各种逻辑（主要是组合逻辑和时序逻辑），包括initial语句，always语句、其他例化语句、连续赋值语句、函数和任务。缺省状态下，默认端口类型是wire类型，在某一端口类型的声明中，类型的声明长度必须与端口声明的长度一致。模块引用时端口的对应方式。
2022-12-13 10:53:40
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原创 Verilog基础（四）
若位宽不足溢出部分，高位被丢弃，反之被存储在高位。连线表示逻辑单元的物理连接，可以对应位电路中的物理信号线，这种变量类型能保持电荷，连线型变量必须有驱动源，一种是连接到一个门或者模块的输出端，另一种是用assign连续赋值语句对他进行赋值。寄存器数据保持最后一次的赋值，而wire型数据需要持续的驱动，一般情况下，reg型数据默认的初始值为不定值x，缺省时的位宽为1位。在逻辑运算符的操作过程中，如果操作数是1位的，则1就代表逻辑真，若果操作数是多位的则只有全为0时，代表逻辑假，否则为逻辑真。
2022-12-13 10:52:31
2007
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