Verilog实现按键抖动消除电路

最新推荐文章于 2025-06-10 13:34:31 发布

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#verilog

本文介绍了如何使用Verilog设计一个按键抖动消除电路，确保抖动时间小于15ms，基于12MHz输入时钟。通过计数器在15ms内监测key_in信号稳定性，如果保持不变则输出。计数器设计约为180,000次计数（16进制为2BF20），确保20位计数器足以满足需求。" 127311443,11294013,使用Fiddler抓取微信小程序‘羊了个羊’的网络请求,"['微信开发', '网络调试', 'Fiddler工具', '小程序抓包']

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用Verilog实现按键抖动消除电路，抖动小于15ms，输入时钟 12MHz

添加计数器，计数时间为15ms。若这段时间key_in保持不变，则key_in连接输出。若计数到中间，输入有变化，则重新计时。
（若未给出抖动时间，按经验，抖动时间一般会少于20ms. 也就是说，如果数据稳定20ms，认为可以采集该数据。）

参考原文链接：https://blog.youkuaiyun.com/Reborn_Lee/article/details/89927569
按键按下后计数多少后，采样按键值，这个需要简单的运算：输入时钟为12MHz，也就是大约80ns的周期，那么去除15ms的抖动，需要计数多少次呢？
经过计算，大约180000次，换成16进制为：2BF20，如此以来，计数器20位足够保险了。

verilog如下

//按键去抖动 
module rebounce(
	input clk,
	input rst_n,
	input key_in,
	output reg key_out);
	
reg key_in0;
reg [19:0] cnt;

wire change;
parameter jitter=20'h2BF20;


// key_in0;
always@(posedge clk)