VHDL——并转串程序（74LS165）

本来以为很好写，但写的时候发现有点问题。于是到网上搜索了下，发现这么简单的程序居然用到了状态机，对于我这样的新手看着可不怎么懂。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity hc165 is generic ( total_bit :integer :=8 ); port ( clk,ce :in std_logic; pl :in std_logic; d :in std_logic_vector(total_bit-1 downto 0); q7,ds:out std_logic ); end entity; architecture rtl of hc165 is signal tmp:std_logic_vector(total_bit-1 downto 0); begin process(clk) begin if(ce='1') then q7<='1'; elsif(clk'event and clk='1') then if(pl='0') then tmp<=d; elsif(pl='1') then q7<=tmp(total_bit-1); tmp(total_bit-1 downto 1)<=tmp(total_bit-2 downto 0); tmp(0)<='0'; end if; end if; end process; end rtl;

下面是仿真结果

PL为低的时候加载的数据，然后一位一位出来

 

代码里采用的是同步加载数据的方式，也就是说load进去的并行数据时在时钟上升沿的时候且PL为低是的数据，并不一定是PL上升沿前一刻的数据。仿真图里有点凑巧！

 

 

PS：很想知道有什么更好可行的移位办法