ZYNQ 可编程差分晶振Si570使用

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分类专栏： ZYNQ:FPGA_AXI_ARM 文章标签： 单片机 嵌入式硬件
于 2020-06-28 14:49:02 首次发布
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/106998199
本文介绍了ZYNQ平台上Si570可编程晶体振荡器的使用方法，包括其内部结构、频率计算原理、I2C寄存器的读写，以及通过VIO进行频率观测的程序配置流程。重点讨论了如何通过计算和配置RFREQ、HSDIV和N1参数来改变输出频率，并通过I2C接口与Si570交互。

1，vivado工程：2， Si570内部结构：

其输出就是由晶振内部振荡器产生的固定频率为 f XTAL 的时钟经过 1 次倍频和 2 次分频而获得。输出时钟频率
f out 的计算公式为：

晶振内部振荡器产生的时钟频率 f XTAL ≈114.285000000MHz。需要说明的是，f XTAL 不是一个完全准确的值，由于生产工艺的限制，对于每一个晶振，f XTAL 都会存在细微的差别。RFREQ 是 38bit 的倍频系数，其高 10bit为整数，低 28bit 为小数。由于 f DCO 的可设置范围为 4.85G~5.67GHz，因而倍频系数 RFREQ 也有一个固定的范围。此外，HSDIV 为 3bit 的分频系数，N1 为 7bit 的分频系数，两者均为整数。在 Si570 上获取所需要频率的时钟就是通过 I2C 接口对上述公式中的 RFREQ、HSDIV和 N1 共 3 项参数进

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ZYNQ实战：可编程差分晶振Si570的动态配置与创新应用
QQ_778132974的博客
10-30 441
本文详细介绍了Si570可编程差分晶振在ZYNQ平台上的完整应用方案，从基础原理到高级动态配置技巧。通过文中的代码示例和创新应用场景，读者可以快速掌握Si570的核心配置方法，并实现多协议时钟动态切换等高级功能。Si570的可编程特性为现代通信系统设计提供了极大的灵活性，允许单一硬件平台支持多种通信标准，显著降低了系统复杂度和成本。结合ZYNQ强大的处理能力和可编程逻辑，可以构建出真正软件定义的硬件平台。随着5G、物联网和软件定义基础设施的快速发展，可编程时钟芯片的价值将愈发凸显。
si570可编程时钟操作手册
01-14
si570 手册
可编程晶振芯片介绍及其应用
01-20
摘要：LTC1799是生产的一个精密低功率振荡器，它的输出频率可在1kHz~30MHz范围内灵活调整。文中介绍了用可编程晶振LTC1799产生5kHz~20MHz方波信号的设计方法和设计过程，给出了用LTC1799和MAXIM公司的200kΩ/32阶数字电位器MAX5160组成一个5kHz~20MHz可编程方波产生器的电路原理图。 　　关键词：可编程晶振 数字电位器 LTC1799 MAX5160 　　1 概述 　　以往产生方波信号的方法主要有RC振荡器、555定时电路和晶体振荡器。但是，用低成本的RC振荡器或555定时器与几个分离元件组成的解决方案体积较大，而且频率信号不；如果用晶体振
Xilinx Zynq-7000 SoC高性能处理器的底板B2B连接器、晶振
Tronlong_的博客
11-11 621
TLZ7x-EasyEVM是广州创龙基于Xilinx Zynq-7000 SoC设计的高速数据采集处理开发板，采用核心板+底板的设计方式，尺寸为160mm*108mm，它主要帮助开发者快速评估核心板的性能。 核心板采用12层板沉金无铅设计工艺，尺寸为62mm*38mm，引出PL端和PS端全部可用资源信号引脚，降低了开发难度和周期，以便开发者进行快捷的二次开发使用。 底板采用4层无铅沉金电路板设...
爱普生(EPSON) 常规可编程晶振
2301_80759319的博客
01-13 427
爱普生可编程晶振的产品型号包括SG-8200CJ、SG-8200CG、SG-8201CJ、SG-8201CG、SG-8201CJA（车规级）、SG-8018CA、SG-8018CB、SG-8018CE、SG-8018CG、SG-8101CA、SG-8101CB、SG-8101CE、SG-8101CG、SG-9101CG、SG-9101CA、SG-9101CB、SG-9101CE等，同时爱普生的研发人员正在不断努力，更高精度，更低噪声的，更小尺寸，更低功耗的的可编程晶振正在不断量产中。
ZYNQ实战：可编程差分晶振Si570的配置与应用指南
QQ_778132974的博客
05-13 549
例如，不同的通信协议（如1G以太网、SATA、DisplayPort）需要不同的时钟频率（125MHz、120MHz、135MHz等）。的频率可编程范围，通过I2C接口动态配置，适用于ZYNQ等SoC平台。本文将详细介绍Si570的工作原理、配置方法，并通过ZYNQ PS的I2C接口实现频率动态调整，最后在PL端验证时钟精度。未来，随着5G和光通信的发展，可编程晶振的需求将进一步增长。：尝试在ZYNQ上实现Si570的SATA与以太网时钟切换，并在评论区分享你的实验结果！通过I2C控制Si570的。
ZYNQ实战：可编程差分晶振Si570的配置与动态频率切换
QQ_778132974的博客
05-26 267
优势总结：Si570通过I2C动态配置，支持多协议切换，显著提升系统灵活性。性能优化：启用Si570的展频功能（通过寄存器配置）可降低EMI，适用于敏感环境。扩展应用：结合ZYNQ的PL端逻辑，实现时钟故障自动检测与冗余切换，增强系统可靠性。通过本文的代码与原理详解，读者可快速掌握Si570在ZYNQ平台上的应用，为高速通信系统设计提供强有力的时钟支持。参考资料ZYNQ实战：可编程差分晶振Si570的配置与应用指南S05-CH06 可编程差分晶振 Si570 使用。
si4760设置晶振
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与引用[1]中Si570的RFREQ、HSDIV和N1参数类似，Si4760也使用可编程分频器和倍频器来调整频率： - **外部晶振要求**：Si4760需要一个外部晶振连接到其XTAL引脚，典型频率范围为12.288 MHz或32.768 kHz（具体取决于...
基础电子中的适合网络时钟应用的可编程晶振
10-20
石英晶振具有高谐振品质因数，因而成为固定频率振荡器所用谐振元件的最佳方案。       AD9552就是一种针对此类应用的低成本集成式解决方案。AD9552是适合网络时钟应用的可编程晶振。       　　可编程晶振参数 　　产品类型：可编程晶振 　　频率变化：1-110MHz 　 　   频率容差：±20 ppm、±25 ppm、±30 ppm、±50 ppm 　　      工作电压：1.8V、2.5V、2.8V、3.3V 　　工作温度：-40 to +85 　　产品尺寸：2.5*2.0, 3.2*2.5, 5.0*3.2, 7.0*5.0      更多型号齐全的可编程晶
适合网络时钟应用的可编程晶振
01-20
石英晶振具有高谐振品质因数，因而成为固定频率振荡器所用谐振元件的方案。       AD9552就是一种针对此类应用的低成本集成式解决方案。AD9552是适合网络时钟应用的可编程晶振。       　　可编程晶振参数 　　产品类型：可编程晶振 　　频率变化：1-110MHz 　 　   频率容差：±20 ppm、±25 ppm、±30 ppm、±50 ppm 　　      工作电压：1.8V、2.5V、2.8V、3.3V 　　工作温度：-40 to +85 　　产品尺寸：2.5*2.0, 3.2*2.5, 5.0*3.2, 7.0*5.0      更多型号齐全的可编程晶振可
基础电子中的可编程晶振芯片介绍及其应用
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Si570/Si571 时钟芯片的 FPGA 控制代码（VHDL）
09-01
Si570/Si571 时钟芯片的 FPGA 控制代码（VHDL）
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10-04
当前设计的视频数据路径包括视频TPG、VDMA（流到内存映射）、DDR、VDMA（内存映射到流）和视频屏幕显示（OSD）IP块。这些视频IP块中的每一个被动态地配置为处理帧速率和分辨率的各种组合。板载可配置时钟生成器（SI570）用于生成所需刷新率和分辨率的视频时钟。VDMA由一个TPG驱动，TPG具有一个到VDMA的AXI4流接口。VDMA核心以自由运行模式运行。由AXI VDMA读取的数据被发送到OSD。OSD核心的输出驱动一个板载高清媒体接口（HDMI?) 视频显示通过彩色空间转换器与VTC块产生必要的定时信号。
创龙Xilinx Zynq-7000系列SoC高性能处理器晶振、B2B连接器
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CPU CPU为Xilinx Zynq-7000SOC，兼容XC7Z035/XC7Z045/XC7Z100，平台升级能力强，以下为Xilinx Zynq-7000特性参数： 晶振 核心板PS端晶振为33.33MHz，PL端工作时钟由PS端FCLK0产生。 BB连接器 开发板使用底板+核心板设计模式，通过4个140pin、合高7.0mm的B2B高速连接器对接，其中底板CON0A和...
SiT9121：1-220MHz高灵活度可编程差分晶振，FPGA时钟伴侣
weixin_42814693的博客
06-06 726
1、SiT9121简介SiT9121 是一种高度灵活的可编程差分晶振，支持 LVPECL 和 LVDS 输出信号类型。该差分振荡器覆盖 1 至 220 MHz 之间的任何频率，RMS 相位抖动为 0.6 ps（典型值）。与基于石英或 SAW 的传统振荡器不同，SiT9121 可提供电压（2.5V 至 3.3V）、频率稳定性（±10、±20、±25 和 ±50 ppm）和封装（3225、5032、7050 ） 选项。SiT9121系列产品得到了以XiLinx 为代表的主流FPGA 供应商的普遍认同，成为通信、
nios通过I2C接口操作si570
ziou2323的专栏
07-03 3111
si570提供了i2c接口的操作方式。fpga程序分配两个IO作为scl及sda来操作i2c接口，其中scl为输出接口，sda为双向口。 在nios程序中，一开始按照时序要求来编写代码，但是实验结果总是不尽如人意，ACK总是不能按照预想的出现，一开始怀疑方向是时序间延时不够，故加大延时时间，但结果并没有明显改变。用示波器观察时序，发现问题出在给第9个时钟来接收ACK的时候，SDA确实会被拉低，但
ZYNQ中 PL 使用 PS 端晶振实现流水灯
飞多学堂的博客
09-29 698
上图中 MIO 的序号是 [15:0] [53:16]， 也就是一共有 54 个 IO。存储容量：128M*16=2048M bit = 2Gbit = 256M byte。其中的 FCLK_CLK0 是默认的 PS 给到 PL 的时钟。把自己的模块转换成 Block Design中的模块。型号是: EM6GD16EWKG-12H.可以看到默认是50M, 我们就不改了.然后一路 Next 就可以了。把自己的模块打包成 IP 核。1 设置 DDR3 的型号。其余的采用默认设置即可.
vertix7 时钟频率配置（VC707 USER_CLOCK_P与USER_CLOCK_N 这两路差分输入时钟频率配置 ）（SI570芯片配置）
Ocean的机器学习之路
09-25 4849
USER_CLOCK_P和USER_CLOCK_N 是vertix 7评估板上频率可配置的差分输入时钟。  On power-up the user clock defaults to an output frequency of 156.250 MHz.User applications can change the output frequency within the range of 1...
ZYNQ 差分设置
08-07
在ZYNQ平台上配置差分信号涉及硬件设计和软件配置两个方面。差分信号常用于高速通信场景，例如时钟信号、TMDS（Transition Minimized Differential Signaling）等，以提高信号完整性和抗干扰能力。以下是ZYNQ差分信号的配置方法： ### 1. 硬件设计阶段 在硬件设计阶段，需要在原理图和PCB设计中正确布局差分对。ZYNQ系列FPGA支持差分I/O标准，例如LVDS、TMDS等，因此在设计时需注意以下几点： - **差分对布线**：确保差分对的走线长度匹配，并保持对称，以减少信号失真。 - **引脚分配**：选择支持差分信号的引脚对，并在约束文件（如XDC）中定义差分对关系。 - **终端匹配**：根据所使用的差分标准，可能需要在接收端添加终端电阻（如100Ω）以实现阻抗匹配[^2]。 示例XDC约束文件中定义差分对的语句如下： ```tcl set_property -dict { PACKAGE_PIN H17 IOSTANDARD LVDS } [get_ports { diff_p }]; set_property -dict { PACKAGE_PIN H18 IOSTANDARD LVDS } [get_ports { diff_n }]; create_diff_pair diff_p diff_n -name DP1 ``` ### 2. IP核配置 在Vivado中使用IP Integrator进行系统设计时，某些IP核（如Clocking Wizard、HDMI接口等）会涉及差分信号的配置。例如： - **差分时钟输入**：当使用差分时钟源时，需要配置IBUFDS或IBUFGDS原语来接收差分时钟信号，并将其转换为单端时钟信号[^3]。 - **差分输出配置**：对于差分输出信号，可以使用ODDR（Output Double Data Rate）和OBUFDS（Output Buffer Differential Signaling）来驱动差分对[^4]。 以下是一个使用IBUFDS和OBUFDS的Verilog示例： ```verilog // 差分时钟输入 IBUFDS #( .IOSTANDARD("LVDS") ) ibufds_inst ( .I(clk_p), .IB(clk_n), .O(clk_single_ended) ); // 差分信号输出 ODDR #( .DDR_CLK_EDGE("SAME_EDGE"), .INIT(1'b0), .SRTYPE("SYNC") ) oddr_inst ( .Q(data_p), .D1(data_in1), .D2(data_in2), .C(clk), .CE(1'b1), .R(1'b0), .S(1'b0) ); OBUFDS obufds_inst ( .I(data_p), .O(data_p_diff), .OB(data_n_diff) ); ``` ### 3. 综合与实现阶段 在综合和实现阶段，工具会根据约束文件和逻辑设计自动处理差分信号的映射和优化。可以通过以下方式验证差分信号的配置： - **布局布线报告**：查看布局布线后的报告，确认差分对是否正确连接并满足时序要求。 - **时序分析**：使用时序分析工具检查差分信号路径的延迟和抖动是否在可接受范围内。 - **ILA调试**：通过ILA（Integrated Logic Analyzer）对差分信号进行在线调试，确保信号逻辑正确[^4]。 ### 4. 软件驱动配置 在ZYNQ的PS端（Processing System）配置完成后，通常需要编写驱动程序或使用设备树（Device Tree）配置差分外设（如HDMI）。例如，在HDMI接口中，TMDS时钟和数据通道通常由差分信号组成，设备树中需定义这些差分通道的映射关系。 示例设备树中定义HDMI接口的片段如下： ```dts hdmi@0 { compatible = "xlnx,vc-axi4s-hdmi-tx-1.0"; reg = <0x0 0x10000>; xlnx,video-mode = <0x0>; xlnx,enable-tmds = <0x1>; clocks = <&clkc 0x1a>; clock-names = "video_ref_clk"; }; ```
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